計(jì)算機(jī)組成原理陣列乘法器課程設(shè)計(jì)報(bào)告(專業(yè)版)
【正文】 將移位復(fù)制的被乘數(shù)依次對(duì)準(zhǔn)乘數(shù)數(shù)位的位置進(jìn)行排列，然后將各列相加。（2） 客觀要求要掌握電子邏輯學(xué)的基本內(nèi)容能在設(shè)計(jì)時(shí)運(yùn)用到本課程中，其次是要思維靈活遇到問題能找到合理的解決方案。小組成員要積極配合共同達(dá)到目的。如果乘數(shù)的某一數(shù)位為0，將跳過相應(yīng)的被乘數(shù)，下一個(gè)復(fù)制被乘數(shù)的位置是由向乘數(shù)的最高位方向移動(dòng)時(shí)有1出現(xiàn)的位置3） 這次課程設(shè)計(jì)雖然沒有在規(guī)定的時(shí)間內(nèi)完成要求的任務(wù)，但是我們小組每一個(gè)組員都認(rèn)真負(fù)責(zé)的設(shè)計(jì)，對(duì)組成原理這門學(xué)科的了解更加深刻，學(xué)到了好多以前不曾知道的知識(shí)。2） 此次看課程設(shè)計(jì)我們實(shí)現(xiàn)任意給定兩位四位二進(jìn)制的相乘運(yùn)算，相乘積的計(jì)算結(jié)果為8位二進(jìn)制。（1） 制定設(shè)計(jì)方案：我們小組做的是4位陣列乘法器，4位陣列乘法器主要由求補(bǔ)器和陣列全加器組成。2 實(shí)驗(yàn)原理與環(huán)境 計(jì)算機(jī)組成原理，數(shù)字邏輯，maxplus2是現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。其他需要總結(jié)的內(nèi)容，（自行修訂擴(kuò)充）。作了如下幾點(diǎn)工作：1） 我們小組負(fù)責(zé)的是陣列乘法器的設(shè)計(jì)，通過小組的合作我們一次完成了全加器、求補(bǔ)器、陣列乘法器然后完成了綜合的拼接工作，雖然在最后的階段出了一些問題但是我們小組掌握了此次設(shè)計(jì)的核心內(nèi)容達(dá)到了實(shí)驗(yàn)的目的。 設(shè)計(jì)任務(wù)設(shè)計(jì)一個(gè)4位的二進(jìn)制乘法器：輸入信號(hào)：4位被乘數(shù)A（A1,A2,A3,A4）, 4位乘數(shù)B（B1,B2,B3,B4）,輸出信號(hào)：8位乘積q(q1,q2,q3,q4,q5,q6,q7,q8). 設(shè)計(jì)要求根據(jù)理論課程所學(xué)的至少設(shè)計(jì)出簡單計(jì)算機(jī)系統(tǒng)的總體方案，結(jié)合各單元實(shí)驗(yàn)積累和課堂上所學(xué)知識(shí)，選擇適當(dāng)芯片，設(shè)計(jì)簡單的計(jì)算機(jī)系統(tǒng)。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 課設(shè)心得在還沒有作課程設(shè)計(jì)時(shí)我是比較畏懼組成原理這門課設(shè)的，畢竟前幾次小實(shí)
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1