【正文】 應(yīng)的工具將設(shè)計映射成不同的工藝（如 MOS、 CMOS 等）。其范圍之廣是其它HDL 語言所不能比擬的。 硬件描述語言的發(fā)展至今已有二十幾年的歷史，并已成功地應(yīng)用到系統(tǒng)的仿真、驗(yàn)證和設(shè)計綜合等方面。 現(xiàn)有的 HDL 語言無法完成對復(fù)雜系統(tǒng)級的抽象描述，因此，人們正嘗試開發(fā)一種新的系 統(tǒng)設(shè)計語言來完成這一工作。 ● 電子技術(shù)全方位納入 EDA 領(lǐng)域，除了日益成熟的數(shù)字技術(shù)外，傳統(tǒng)的電路設(shè)計建模理 念發(fā)生了重大變化。 20 世紀(jì) 80 年代，集成電路設(shè)計進(jìn)入了 COMS（互補(bǔ)場效應(yīng)管）時代。標(biāo)準(zhǔn)單元 ASIC 設(shè)計與 FPGA 設(shè)計開發(fā)的流程相近。 MPGA 出現(xiàn)在 FPGA 之前，而 FPGA 技術(shù)源自 MPGA?？删幊?ASIC 與 MASK 相比，不同之處在于前者具有面向用戶的靈活多樣的可編程性。因此，嚴(yán)格地說， EDA 技術(shù)應(yīng)該是這二者的結(jié)合，使這兩個技術(shù)領(lǐng)域共同孕育的奇葩。表征半導(dǎo)體工藝水平的線寬已經(jīng)達(dá)到 ，并還在不斷地縮??；在硅片單位面積上，集成更多的晶體管。 MAX+PLUSII 是當(dāng)今最流行最優(yōu)秀的EDA 軟件之一，它支持硬件描述語言輸入等多種設(shè)計方式。 2 課題簡介 課題介紹 運(yùn)用一種硬件描述語言（如 VHDL 語言）設(shè)計開發(fā)一個漢字滾屏顯示系統(tǒng)，能夠在液晶顯示器其上滾動（上下左右滾動）顯示已被存于 ROM 中的漢字內(nèi)容。六十年代之前，電子系統(tǒng)都有分立元件構(gòu)成；六、七十年代電子系統(tǒng)主要采用通用的集成電路；八、九十年代電子系統(tǒng)逐步采用半定制的專用集成電路 —— 可編程器件；進(jìn)入 21 世紀(jì)，全定制和定制專用集成電路正成為新的發(fā)展熱點(diǎn)。 MAX+PLUSII 軟件是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境，它具有原理圖輸入、文本輸入、波形輸入等 多種輸入方式，設(shè)計者利用它所配備的編輯、編譯、仿真、綜合芯片編程 等功能完成將描述程序變換為基本的邏輯單元寫入到可編程器件 PLD 中。 80 年代后期由美國國防部開發(fā)的 VHDL 語言，正好滿足了廣大用戶所期盼的面向設(shè)計的多層次、多領(lǐng)域且得到一致認(rèn)同。 The Rolling Display 目錄 第 1 章 緒論 .................................................. 1 引言 .................................................... 1 課題簡介 ................................................ 2 課題介紹 ........................................... 2 課題意義 ........................................... 2 本論文研究內(nèi)容 ........................................... 3 第 2 章 相關(guān)知識介紹 ........................................ 4 EDA 技術(shù) ................................................ 4 EDA 技術(shù)簡介 ..................................... 4 EDA 技術(shù)實(shí)現(xiàn)目標(biāo) ................................. 5 EDA 技術(shù)的發(fā)展趨勢 ............................... 7 硬件描述語言 VHDL ...................................... 9 VHDL 語言程序設(shè)計的基本結(jié)構(gòu) ..................... 10 VHDL 語言的數(shù)據(jù)類型及運(yùn)算操作符 ..................11 VHDL 語言的主要描述語句 ......................... 12 VHDL 語言構(gòu)造體的描述方式 ....................... 13 VHDL 語言設(shè)計基本邏輯電路 ....................... 14 MAX+PLUSⅡ 概述 ...................................... 15 MAX+PLUSII 的特點(diǎn) .............................. 15 MAX+PLUSII 的設(shè)計流程 .......................... 16 MAX+PLUSII 的使用 .............................. 17 PLD 簡介 .............................................. 21 PLD 技術(shù)概述 .................................... 21 PLD 的基本結(jié)構(gòu) .................................. 22 PLD 教學(xué)實(shí)驗(yàn)箱簡介 .............................. 23 本章小結(jié) .............................................. 26 第 3 章 系統(tǒng)實(shí)現(xiàn)方法 ....................................... 27 系統(tǒng)的實(shí)現(xiàn)方法 ........................................ 27 數(shù)字系統(tǒng)的設(shè)計方法 ............................... 27 本系統(tǒng)的實(shí)現(xiàn)方法 ................................. 28 VHDL 實(shí)現(xiàn)系統(tǒng)功能 .................................... 30 快、慢信號的控制顯示 ............................. 30 漢字信息的取得及其存儲器的實(shí)現(xiàn) ................... 30 漢字上下左右滾動的控制實(shí)現(xiàn) ....................... 31 本章小結(jié) .............................................. 32 第 4 章 系統(tǒng)的仿真與調(diào)試 ................................... 33 系統(tǒng)的仿真 ............................................ 33 VHDL 實(shí)現(xiàn)的系統(tǒng) 編譯 .................................. 33 仿真的下載演示 ........................................ 35 本章小結(jié) .............................................. 35 結(jié)論 .......................................................... 36 參考文獻(xiàn) ..................................................... 37 致謝 .......................................................... 38 附錄 VHDL 實(shí)現(xiàn)的系統(tǒng)程序清單 ............................... 39 1 第 1 章 緒論 引言 進(jìn)入 20 世 紀(jì)后半段，集成電路技術(shù)的發(fā)展是電子系統(tǒng)的實(shí)現(xiàn)方式發(fā)生了很大的變化?，F(xiàn)在的 EDA 設(shè)計工具，無不例外的使用硬件描述語言作為設(shè)計手段，據(jù)統(tǒng)計大部分設(shè)計者使用 VHDL 語言設(shè)計數(shù)字系統(tǒng)，因此，掌握VHDL 對電子設(shè)計這是十分必要的。 VHDL 是一種面向設(shè)計的多層次、多領(lǐng)域且得到一致認(rèn)同的標(biāo)準(zhǔn)硬件描述語言。 微電子技術(shù)的進(jìn)步表現(xiàn)在大規(guī)模集成電路加工技術(shù)，即半導(dǎo)體工藝技術(shù)的發(fā)展上 。前者代表了物理層在廣度和深度上硬件電路實(shí)現(xiàn)的發(fā)展，后者則反映了現(xiàn)代先進(jìn)的 5 電子 理論 =電子技術(shù)、仿真技術(shù)、設(shè)計工藝和設(shè)計技術(shù)與最新的計算機(jī)軟件技術(shù)有機(jī)的融合和升華。 6 2． 半定制或全定制 ASIC 基于 EDA 設(shè)計技術(shù)的半定制或全定制 ASIC 根據(jù)它們的實(shí)現(xiàn)工藝，可統(tǒng)稱為掩模 ASIC（ MASK） ，或直接稱 ASIC。但是 MPGA 與 FPGA 完全不同，它不是用戶可編程的，也不屬于可編成邏輯范疇，而是實(shí)際的 ASIC。當(dāng)該單元用于設(shè)計時，通過 EDA 軟件產(chǎn)生的網(wǎng)表文件將單元布局塊“粘貼”到芯片布局之上的單元行上。 EDA 技術(shù)的發(fā)展趨勢 就過去 30 年的電子技術(shù)的發(fā)展歷程，可大致將 EDA 技術(shù)的發(fā)展分為三個階段。 ● 在仿真和設(shè)計兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的 EDA 軟件不斷推出。 ● 計算機(jī)硬件平臺性能大幅度提高。數(shù)字邏 輯電路設(shè)計者可以利用這種語言老描述自己的設(shè)計思想，然后利用電子設(shè)計自動化工具進(jìn)行仿真，在自動綜合到門級電路，最后利用 ASIC 或 FPGA 實(shí)現(xiàn)其功能，目前，這種被稱為高層次設(shè)計的方法已被廣泛采用。與其他的 HDL 語言相比， VHDL 語言具有許多優(yōu)點(diǎn)，主要表現(xiàn)在以下幾個個方面 首先， VHDL 語言可以支持自上而下和基于庫的設(shè)計 方法，而且還支持同步電路、異步電路、 FPGA 以及其它所及電路的設(shè)計。當(dāng)然這樣的信息是可以用 VHDL 語言編寫的。 所謂 VHDL 語言設(shè)計的基本單元（ Design Entity），就是 VHDL 語言的一個基本設(shè)計實(shí)體。 VHDL 語言的主要描述語句 在用 VHDL 語言系統(tǒng)描述系統(tǒng)關(guān)鍵行為時，按照語句的執(zhí)行順序?qū)ζ溥M(jìn)行分類，可以分為順序（ Sequential）描述語句和并發(fā)（ Concurrent）描繪語句。 使用 RTL 描述方式應(yīng)注意的幾個問題： 1． “ X”狀態(tài)傳遞，實(shí)際上是不確定信號狀態(tài)的傳遞； 2．寄存器 RTL 描述的限制 ① 禁止在一個進(jìn)程中存在兩個寄存器描述 ② 禁止使用 IF 語句中的 ELSE 項(xiàng) ③ 寄存器描述中必須帶入信號值 3．關(guān)聯(lián)性強(qiáng)的信號應(yīng) 放在一個進(jìn)程中 所謂構(gòu)造體的結(jié)構(gòu)描述方式，就是在多層次的設(shè)計中，高層次的設(shè)計模 14 塊調(diào)用低層次的設(shè)計模塊，或者直接用門電路設(shè)計單元來構(gòu)成一個復(fù)雜的邏輯電路的描述方式。 存儲器按其類型可分為只讀存儲器和隨機(jī)存儲器。 Altera 是世界上最大可編程邏輯器件供應(yīng)商之一。 MAX+PLUSII 的設(shè)計流程 MAX+PLUSII 軟件的設(shè)計流程包括以下幾個部分：設(shè)計輸入、編譯、邏輯分配、模擬仿真、器件編程和功能驗(yàn)證。 MAX+PLUSII 的使用 MAX+PLUSII 是一門必修的軟件，在之前的學(xué)習(xí)中就已基本掌握了它的使用，這里簡要介紹一下基本的操作，深入地介紹如何更加合理的利用這門軟件。打開軟件后，操作界面窗口上方工具欄如圖。它最大的優(yōu)點(diǎn)就是設(shè)計者可以不用查閱相關(guān)書籍就可以查到自己所需要的幫助。這一階段的產(chǎn)品主要有 PLA（可編 程陣列邏輯）和 GAL（通用陣列邏輯）。輸入電路既有緩沖作用，又可提供不同的輸入方式（組合方式或時序方式）以滿足不同的邏輯要求。它在使用時要通過下載電纜與 PC 機(jī)的打印機(jī)并行口相接，并在美國 Altera 公司的MAX+PLUSII 可編程器件 CAD 設(shè)計工具軟件的支持下運(yùn)行。 LED 點(diǎn)陣顯示模塊陣列的行數(shù)據(jù)及列數(shù)位開關(guān)與 EPF10K10 的引腳互聯(lián)關(guān)系如表 。 數(shù)字系統(tǒng)的設(shè)計方法 （ 1） 采用自下至上（ Bottom Up）的設(shè)計方法 在計算機(jī)輔助電子系統(tǒng)出現(xiàn)以前，人們一直采用傳統(tǒng)的硬件電路設(shè)計方法來設(shè)計系統(tǒng)的硬件，即自下至上的設(shè)計方法。 第一層次是行為描述。此時，如果需要可以將結(jié)果以原理圖方式輸出。 為在 8*8LED 發(fā)光二 極管點(diǎn)陣上顯示漢字，要把漢字編碼為 8*8 像素點(diǎn)，根據(jù)設(shè)計的漢字要求，在點(diǎn)陣上高電平“ 1”表示點(diǎn)陣發(fā)光，低電平“ 0”表示點(diǎn)陣不發(fā)光。因此，控制 n 掃遍全部待顯示數(shù)據(jù)的時間，可調(diào)節(jié)漢字信息的滾動速度；改變 m 的重復(fù)掃描周期，可改變在 LED 點(diǎn)陣上 顯示完整漢字信息的穩(wěn)定性。 本章小結(jié) 本章具體論述了此次畢業(yè)設(shè)計的構(gòu)成模塊，以及對應(yīng)于各個部分模塊的VHDL 語言程序。 編譯和仿真是不一樣的，編譯只能說明設(shè)計的程序沒有語法錯誤，并不代表設(shè)計的正確。 2．點(diǎn)擊 File 選項(xiàng)，光標(biāo)移至子菜單的 Project 項(xiàng)停留幾秒，屏幕上又會出現(xiàn) 下一級菜單，這樣可以點(diǎn)擊 Set Project 選項(xiàng)，使得編譯器指向現(xiàn)行工程文件。 仿真的下載演示 仿真在軟件中進(jìn)行，軟件的通過并不代表工作的最后完成，理論與實(shí)際總是有一定的距離。通過對系統(tǒng)的設(shè)計，我已經(jīng)基本掌握了這門語言的使用。 （ 2）鍛煉了我能夠有效、快捷的從大量資料中提取有用信息的能力，在課題的準(zhǔn)備階段，我充分利用了學(xué)校的圖書館資源，查閱了大量相關(guān)資料，為完成設(shè)計作