【正文】 攜式設(shè)備、小型嵌入式系統(tǒng)的實(shí)現(xiàn)具有現(xiàn)實(shí)意義和工程價(jià)值。b000011011。b001001001。b000000011。b011000011。amp。d2: begin red[2:0]=h_dat[2:0]^v_dat[2:0]。 end else begin red[2:0]=0。(hcount450)amp。(t2vcount)amp。amp。// green[2:0]=339。 end 139。(t6vcount)amp。amp。(vcountt5+50) )//方格 10 begin red[2:0]=bg[2:0]。 green[2:0]=bg[5:3]。b101。amp。amp。amp。// green[2:0]=0。 blue[2:0]=0。amp。amp。amp。// green[2:0]=339。d0: begin case(on) 139。(t6!=400)) t6=t6+1。amp。(t5!=400)) t5=50。(vcount==524)amp。 else if(t3==400) t3=400。(vcount==524)amp。 else if((k=10)amp。amp。 //定義方格 動(dòng)作 always(posedge clk) begin if((k10)amp。 else if(k=1000)k=1000。amp。 end //場(chǎng)計(jì)數(shù)器處理 always(posedge clk) begin if(vcount==524) vcount=0。 reg [9:0]t4。 reg [9:0]vcount。 output[2:0]blue。顯示的效果和預(yù)想的效果一樣。（第 23 叫輸入時(shí)鐘）。 wire[3:0]rom_addr4。 green=0。(hchbp)amp。 else hsync=1。b0111111111。b1000001001。這兩個(gè)計(jì)數(shù)器從地址到顯示緩沖器連續(xù)計(jì)數(shù)。 end assign clk25=q[0]。 1． 二分頻電路 二分頻把 50MHz 時(shí)鐘頻率分成 25MHz 并提供給其它模塊作為時(shí)鐘。 1?？刂破髦付ㄒ曨l數(shù)據(jù)緩沖器以備電子束通過顯示屏。當(dāng)電子束向正方向移動(dòng)時(shí)，信息才顯示，即從左至右、從上至下。通過 VGA_RED、VGA_BLUE、 VGA_GREEN置高或低來產(chǎn)生 8中顏色，如 下 表所示。 通過對(duì)硬件進(jìn)行編程，輸出標(biāo)準(zhǔn)的 VGA 信號(hào)（紅、綠、藍(lán)三色信號(hào)和行、幀同步信號(hào)），通過 15 針 VGA 接口輸出至顯示器，可具有顯示驅(qū)動(dòng)程序的能力，驅(qū)動(dòng)顯示器顯示圖像信號(hào)。圖 表示的是 VGA 顯示模塊與 CRT 顯示器的控制框圖 。利用 Verilog 硬件描述語(yǔ)言對(duì)每個(gè)功能模塊進(jìn)行描述，并逐一對(duì)每個(gè)功能模塊進(jìn)行編譯仿真，使頂層 VGA 顯示控制器的模塊實(shí)體仿真綜合得以順利通過 [18]。 自帶的 ByteBlasterII 下載線可以下載 Altera 公司的所有 FPGA芯片。 QuartusII軟件概述 QuartusII 軟件 是 Altera 公司最新版本的 EDA 開發(fā)軟件，支持 APEX 系列、 Cyclone系列、 Stratix 系列和 Excalibur 系列等新型系列器件的開發(fā)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。這樣，每當(dāng)有信號(hào)輸入需要進(jìn)行邏輯運(yùn)算時(shí)，不必再用門去搭電路了，只要把輸入作為一個(gè)地址進(jìn)行查表，找出對(duì)應(yīng)地址所存儲(chǔ)的內(nèi)容，然后輸出即可。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、PROM 編程器即可。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳?，F(xiàn)以正極性為例，說明 CRT 的工作過程：R、 G、 B 為正極性信號(hào)，即高電平有效。 VGA 接口是一種 D 型接口，上面共有 15 個(gè)針孔，非對(duì)稱地分成 3 排，每排 5 個(gè)，其排列及接口定義如圖 所示 。目前可編程邏輯器件主要有兩大類：復(fù)雜可編程邏輯器件（ plex programmable logic device,CPLD ）和現(xiàn)場(chǎng)可編程邏輯器件（ filed programmable gate array,FPGA）。 隨著 FPGA 的不斷發(fā)展及其價(jià)格的不斷下降， FPGA 的可編程邏輯設(shè)計(jì)的應(yīng)用優(yōu)勢(shì)逐漸顯現(xiàn)出來。在結(jié)果符合要求的情況下把 Verilog 程序下載到 FPGA 器件上，利用 FPGA 器件內(nèi)部存儲(chǔ)器存儲(chǔ)所需要的數(shù)據(jù)，再通過 VGA 接口輸出到顯示器上，從而達(dá)到設(shè)計(jì)的要求。該 VGA 圖象顯示控制器是用模塊設(shè)計(jì)并通過它們的級(jí)連實(shí)現(xiàn)的，具體是通過硬件電路的設(shè)計(jì)且能實(shí)現(xiàn)的方案來用 Verilog 語(yǔ)言對(duì)硬件電路進(jìn)行描述，同時(shí)把 Verilog 語(yǔ)言在 QuartusⅡ中進(jìn)行仿真 ，并在顯示器中顯示出圖像。與嵌入式系統(tǒng)中常用的顯示器件相比，它具有顯示面積大、色彩豐富、承載信息量大、接口簡(jiǎn)單等優(yōu)點(diǎn)，如果將其應(yīng)用到嵌入式系統(tǒng)中，可以顯著提升產(chǎn)品的視覺效果。雖然使用VGA 專用芯片具有更穩(wěn)定的 VGA 時(shí)序和更多的顯示模式可供選擇等優(yōu)點(diǎn) ,但設(shè)計(jì)和使用 VGA 接口軟核更具有以下優(yōu)勢(shì)： (1)使用芯片更少 ,節(jié)省板上資源 ,減小布線難度； (2)當(dāng)進(jìn)行高速數(shù)據(jù)傳輸時(shí)，具有更小的高頻噪聲干擾； (3) FPGA(現(xiàn)場(chǎng)可編程門 陣列 )設(shè)計(jì)VGA 接口可以將要顯示的數(shù)據(jù)直接送到顯示器，節(jié)省了計(jì)算機(jī)的處理過程，加快了數(shù)據(jù)的處理速度，節(jié)約了硬件成本 [3]。利用 FPGA 完成 VGA 顯示控制，可以使圖像的顯示脫離 PC 機(jī)的控制，形成體積小、功耗低的格式嵌入式系統(tǒng)（便攜式設(shè)備或手持設(shè)備），應(yīng)用于地面勘測(cè)、性能檢測(cè)等方面，具有重要的現(xiàn)實(shí)意義。 VGA顯示的原理 VGA 顯示圖像原理：常見的彩色顯示器，一般由 CRT（陰極射線管）構(gòu)成。 HS 和 VS 的時(shí)序圖。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。因此， FPGA 的使用非常靈活。對(duì)于一個(gè)LUT 無法完成的電路，則需要通過進(jìn)行邏輯信號(hào)將多個(gè)單元相連，這樣 FPGA 就可以實(shí)現(xiàn)復(fù)雜的邏輯了。當(dāng)然也有少數(shù) FPGA 采用反熔絲或 FLASH 工藝，對(duì)這種 FPGA 就不需要外加專用的配置芯片了。 QuartusII 開發(fā)軟件為可編程片上系統(tǒng)（ SOPC）設(shè)計(jì)提供了一個(gè)完整的設(shè)計(jì)環(huán)境。 Verilog HDL 適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述． Verilog HDL 進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無關(guān)性．這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路． Verilog HDL 是一種硬件描述語(yǔ)言 (hardware description language)，為了制作數(shù)字電路而 用來描述 FPGA的設(shè)計(jì)之用 [17]。后 兩 種圖形模式統(tǒng)稱為 VGA 圖形模式 [1920]。在光柵掃描方式下，電子束按照固定的路徑掃過整個(gè)屏幕，在掃描過程中通過電子束的通斷強(qiáng)弱來控制 電子束所經(jīng)過的每個(gè)點(diǎn)是否顯示或顯示的顏色 [21]。 圖 VGA 與 FPGA 引腳連接 軟件實(shí)現(xiàn) 設(shè)計(jì) VGA 圖像顯示控制需要注意兩個(gè)問題：一個(gè)是時(shí)序的驅(qū)動(dòng)，這是完成設(shè)計(jì)的關(guān)鍵，時(shí)序稍有偏差，顯示必然不正常，甚至?xí)p壞彩色顯示器；另一個(gè)是 VGA 信號(hào)的電平驅(qū)動(dòng)。 VGA顯示器基于 CRT，使用調(diào)幅模式，移動(dòng)電子束（或陰極射線）在熒光屏上顯示信息。 顯示協(xié)議定義了電子束的大小以及通過顯示屏的頻率，該頻率是可 調(diào)的。像素時(shí)鐘定義了顯示像素信息的有效時(shí)間段。前后門拱的間隔是前后同步脈沖 時(shí)間。開發(fā)板提 供的系統(tǒng)時(shí)鐘50MHz，所以要對(duì)板載時(shí)鐘進(jìn)行分頻后才能使用。譯碼計(jì)數(shù)器的值產(chǎn)生HS 信號(hào)。因此，計(jì)數(shù)器被分配到簡(jiǎn)單格式的視頻 RAM 地址，或分配到同步脈沖產(chǎn)生器的最小譯碼邏輯。 //行顯示后沿 =144（ 128+16) parameter hfp=1039。 else begin if(hc==hpixels1) begin //The counter has reached the end of pixel count hc=0。 else vc=vc+1。amp。 green=~{vc[4]}。 vga640480 U2(.clk(clk25), .clr(clr), .hsync(hsync), .vsync(vsync), .hc(hc), .vc(vc), .vidon(vidon) )。 給系統(tǒng)上電，在顯示器上就可以看見兩種模式的彩條：橫彩條和豎彩條。 input clk。 reg hsync,vsync。 reg [8:0]bg。 reg clk1。 end //行同步場(chǎng)同步信號(hào)處理 always(posedge clk) begin if((hcount = 759)amp。 end //行有效區(qū) always(posedge clk) begin if(hcount639) h_video_on=1。 clk1=~clk1。amp。 end //定義方格 2/3/動(dòng)作 always(posedge clk) begin if((k10)amp。amp。 else if((k100)amp。(vcount==524)amp。 else if(t4==400) t4=400。(vcount==524)amp。(t6!=400)) t6=0。amp。(hcount150)amp。 end else if((100hcount)amp。b101。(vcountt2+50) )//方格 3 begin red[2:0]=0。(t2vcount)amp。(hcount450)amp。 end else if((450hcount)amp。 blue[2:0]=339。(vcountt4+50) )//方格 7 begin red[2:0]=0。(t4vcount)amp。(hcount300)amp。amp。 end else if( (350hcount)amp。 blue[2:0]=bg[8:6]。 green[2:0]=bg[5:3]。(hcount150)amp。 end else if( (300hcount)amp。 blue[2:0]=bg[8:6]。// green[2:0]=0。amp。 end endcase end 239。end//產(chǎn)生棋盤格 239。 else if(hcount 123) v_dat = 939。 //藍(lán) else if(hcount 443) v_dat = 939。 //黑 end always (posedge clk) //產(chǎn)生橫彩條 begin if(h_video_onamp。 //青 else if(vcount 214) h_dat = 939。 //綠 else if(vcount 454) h_dat = 939。 隨著 VGA 接口的廣泛使用，這種結(jié)合 FPGA 的 系統(tǒng)級(jí)設(shè)計(jì)方法已經(jīng)展現(xiàn)