【正文】 隨著 VGA 接口的廣泛使用，這種結(jié)合 FPGA 的 系統(tǒng)級設(shè)計(jì)方法已經(jīng)展現(xiàn)優(yōu)勢。 //青 else if(vcount 214) h_dat = 939。 //藍(lán) else if(hcount 443) v_dat = 939。end//產(chǎn)生棋盤格 239。amp。 blue[2:0]=bg[8:6]。(hcount150)amp。 blue[2:0]=bg[8:6]。amp。(t4vcount)amp。 blue[2:0]=339。(hcount450)amp。(vcountt2+50) )//方格 3 begin red[2:0]=0。 end else if((100hcount)amp。amp。(vcount==524)amp。(vcount==524)amp。amp。amp。 end //行有效區(qū) always(posedge clk) begin if(hcount639) h_video_on=1。 reg clk1。 reg hsync,vsync。 給系統(tǒng)上電，在顯示器上就可以看見兩種模式的彩條：橫彩條和豎彩條。 green=~{vc[4]}。 else vc=vc+1。 //行顯示后沿 =144（ 128+16) parameter hfp=1039。譯碼計(jì)數(shù)器的值產(chǎn)生HS 信號(hào)。前后門拱的間隔是前后同步脈沖 時(shí)間。 顯示協(xié)議定義了電子束的大小以及通過顯示屏的頻率，該頻率是可 調(diào)的。 圖 VGA 與 FPGA 引腳連接 軟件實(shí)現(xiàn) 設(shè)計(jì) VGA 圖像顯示控制需要注意兩個(gè)問題：一個(gè)是時(shí)序的驅(qū)動(dòng)，這是完成設(shè)計(jì)的關(guān)鍵，時(shí)序稍有偏差，顯示必然不正常，甚至?xí)p壞彩色顯示器；另一個(gè)是 VGA 信號(hào)的電平驅(qū)動(dòng)。后 兩 種圖形模式統(tǒng)稱為 VGA 圖形模式 [1920]。 QuartusII 開發(fā)軟件為可編程片上系統(tǒng)（ SOPC）設(shè)計(jì)提供了一個(gè)完整的設(shè)計(jì)環(huán)境。對于一個(gè)LUT 無法完成的電路，則需要通過進(jìn)行邏輯信號(hào)將多個(gè)單元相連，這樣 FPGA 就可以實(shí)現(xiàn)復(fù)雜的邏輯了。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 VGA顯示的原理 VGA 顯示圖像原理：常見的彩色顯示器，一般由 CRT（陰極射線管）構(gòu)成。雖然使用VGA 專用芯片具有更穩(wěn)定的 VGA 時(shí)序和更多的顯示模式可供選擇等優(yōu)點(diǎn) ,但設(shè)計(jì)和使用 VGA 接口軟核更具有以下優(yōu)勢： (1)使用芯片更少 ,節(jié)省板上資源 ,減小布線難度； (2)當(dāng)進(jìn)行高速數(shù)據(jù)傳輸時(shí)，具有更小的高頻噪聲干擾； (3) FPGA(現(xiàn)場可編程門 陣列 )設(shè)計(jì)VGA 接口可以將要顯示的數(shù)據(jù)直接送到顯示器，節(jié)省了計(jì)算機(jī)的處理過程，加快了數(shù)據(jù)的處理速度，節(jié)約了硬件成本 [3]。該 VGA 圖象顯示控制器是用模塊設(shè)計(jì)并通過它們的級連實(shí)現(xiàn)的，具體是通過硬件電路的設(shè)計(jì)且能實(shí)現(xiàn)的方案來用 Verilog 語言對硬件電路進(jìn)行描述，同時(shí)把 Verilog 語言在 QuartusⅡ中進(jìn)行仿真 ，并在顯示器中顯示出圖像。 隨著 FPGA 的不斷發(fā)展及其價(jià)格的不斷下降， FPGA 的可編程邏輯設(shè)計(jì)的應(yīng)用優(yōu)勢逐漸顯現(xiàn)出來。 VGA 接口是一種 D 型接口，上面共有 15 個(gè)針孔，非對稱地分成 3 排，每排 5 個(gè)，其排列及接口定義如圖 所示 。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。這樣，每當(dāng)有信號(hào)輸入需要進(jìn)行邏輯運(yùn)算時(shí)，不必再用門去搭電路了，只要把輸入作為一個(gè)地址進(jìn)行查表，找出對應(yīng)地址所存儲(chǔ)的內(nèi)容，然后輸出即可。 QuartusII軟件概述 QuartusII 軟件 是 Altera 公司最新版本的 EDA 開發(fā)軟件，支持 APEX 系列、 Cyclone系列、 Stratix 系列和 Excalibur 系列等新型系列器件的開發(fā)。利用 Verilog 硬件描述語言對每個(gè)功能模塊進(jìn)行描述，并逐一對每個(gè)功能模塊進(jìn)行編譯仿真，使頂層 VGA 顯示控制器的模塊實(shí)體仿真綜合得以順利通過 [18]。 通過對硬件進(jìn)行編程，輸出標(biāo)準(zhǔn)的 VGA 信號(hào)（紅、綠、藍(lán)三色信號(hào)和行、幀同步信號(hào)），通過 15 針 VGA 接口輸出至顯示器，可具有顯示驅(qū)動(dòng)程序的能力，驅(qū)動(dòng)顯示器顯示圖像信號(hào)。當(dāng)電子束向正方向移動(dòng)時(shí)，信息才顯示，即從左至右、從上至下。 1。 end assign clk25=q[0]。b1000001001。 else hsync=1。 green=0。（第 23 叫輸入時(shí)鐘）。 output[2:0]blue。 reg [9:0]t4。amp。 //定義方格 動(dòng)作 always(posedge clk) begin if((k10)amp。 else if((k=10)amp。 else if(t3==400) t3=400。(t5!=400)) t5=50。(t6!=400)) t6=t6+1。// green[2:0]=339。amp。 blue[2:0]=0。amp。amp。 green[2:0]=bg[5:3]。amp。 end 139。amp。(hcount450)amp。d2: begin red[2:0]=h_dat[2:0]^v_dat[2:0]。b011000011。b001001001。通過塊 RAM 來存儲(chǔ)漢字的信息，實(shí)現(xiàn)了基于 FPGA 的漢字顯示，方便了漢字信息的寫入以及顯示內(nèi)容的更新和修改，可以使?jié)h字的顯示脫離 PC 機(jī)控制，減小了控制器的體積，對各種便攜式設(shè)備、小型嵌入式系統(tǒng)的實(shí)現(xiàn)具有現(xiàn)實(shí)意義和工程價(jià)值。 4 實(shí)訓(xùn)心得 這 次課程設(shè)計(jì)讓我對 EDA 軟件工具 Quartus II 的運(yùn)用有了更深一面的認(rèn)識(shí)。b011000000。b000011000。 blue[2:0]=h_dat[8:6]~^v_dat[8:6]。 blue[2:0]=339。(hcount500)amp。amp。(hcount350)amp。(t5vcount)amp。//紅 green[2:0]=0。amp。amp。 blue[2:0]=0。amp。(k=610)。 else if(t5==400) t5=400。 else if((k100)amp。 end //定義方格 5/動(dòng)作 always(posedge clk) begin if((k10)amp。amp。 else v_video_on=0。 //行計(jì)數(shù)器處理 always(posedge clk) begin if(hcount==799) hcount=0。 reg [2:0]blue。不同的區(qū)域賦予不同的顏色值，其顯示效果如圖 8 所示。 wire[9:0]hc,vc。 end //Enable video out when within the porches always(*) begin if((hchfp)amp。b0000011111。垂直同步計(jì)數(shù)器在每個(gè) HS 脈沖信號(hào)來臨時(shí)自動(dòng)加 1，譯碼值產(chǎn)生 VS 信號(hào)。其中二分頻把 50mhz時(shí)鐘頻率分成25mhz并提供給其它模塊作為時(shí)鐘； VGA時(shí)序控制模塊用于產(chǎn)生 640 480顯示范圍，并控制顯示范圍和消隱范圍以及產(chǎn)生水平同步時(shí)序信號(hào) hs和垂直同步時(shí)序信號(hào) vs的值；存儲(chǔ)器讀出模塊提供給 SRAM地址并按地址讀出八位數(shù)據(jù)（灰度值 Y），然后得到 R、 G、B的值（若 Y中間值，則 R=G=B=1；否則 R=G=B=0），并把 R、 G、 B的值通過 VGA接口傳到 CRT顯示器 ，如圖 。 視頻數(shù)據(jù)一般來自重復(fù)顯示存儲(chǔ)器中一個(gè)或多個(gè)字節(jié) —— 它們被分配到每個(gè)像素單元。每個(gè)電阻與終端的 75歐電纜電阻相結(jié)合，確保顏色信號(hào)保持在 VGA規(guī) 定的 0V～ 。顯 示時(shí)采用的是逐行掃描的方式。 本實(shí)訓(xùn)的開發(fā)板 簡介 本次實(shí)訓(xùn)采用 板采用 Altera 公司 CycloneII 系列 EP2C8Q208 芯片而設(shè)計(jì)的。 圖 FPGA 結(jié)構(gòu) 6 因?yàn)?LUT 主要適合于 SRAM 工藝生產(chǎn)，所以目前大部分 FPGA 都是基于 SRAM工藝的，而 SRAM 工藝的芯片在掉電后信息就會(huì)丟失，必須外加一片專用配置芯片，可以是 EPROM 芯片。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掃描從屏幕的左上方開始，從左到右，從上到下，進(jìn)行掃描，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間， CRT 對電子束進(jìn)行消隱，每行結(jié)束時(shí)，用行同步信號(hào)進(jìn)行同步，掃描完所有行，用場同步信號(hào)進(jìn)行場同步，并使掃描回到屏幕的左上方，同時(shí)進(jìn)行場消 隱，預(yù)備下一場的掃描?？删幊踢壿嬈骷S著微電子制造工藝的發(fā)展取得了長足的進(jìn)步。集成電路的設(shè)計(jì)正朝著速度快、性能高、容量大、體積小和微功耗的方向發(fā)展，這種發(fā)展必將導(dǎo)致集成電路的設(shè)計(jì)規(guī)模日益增大。但基于VGA 標(biāo)準(zhǔn)的顯示器仍是目前普及率最高的顯示器 [1]。在 FPGA 的設(shè)計(jì)中可以使用很少的資源，就產(chǎn)生 VGA 各種信號(hào)。 圖 行場掃描示示意圖 FPGA簡介 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分 [9]。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半訂制電路而出現(xiàn)的，既解決了訂制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn) [11]。因此， FPGA 的使用非常靈活 [14]。 ，并對原始時(shí)鐘進(jìn)行分頻處理以獲取符合時(shí)序要求的各頻率。光柵掃描的路徑通常為：從上到下掃過每一行，在每一行中從左到右地進(jìn)行掃描。盡管下面的描述僅限于 CRT， LCD已經(jīng)發(fā)展到可以同 CRT使用同樣的時(shí)序信號(hào)了。最小的刷新頻率是取決于顯示器的亮度和電子束的強(qiáng)度，實(shí)際頻率一般在 60～ 120Hz之間。 reg[24:0] q。 parameter hpixels=1039。 //Enable the vertical counter to increment end else begin hc=hc+1。 else vidon=0。 prom_DHM U4(.addr(rom_addr4), .M(M) )。 output hsync,vsync。 reg [9:0]t1。(hcount =663)) hsync =0。 end end //定義變換顏色 always(posedge clk1) if(vcount==524) bg=bg+1。(vcount==524)amp。(vcount==524)amp。amp。amp。(t1vcount)amp。 end else if((150hcount)amp。(vcountt2+50) )//方格 4 begin red[2:0]=0。(hcount500)amp。 blue[2:0]=339。(t5vcount)amp。(hcount400)amp。 end else begin red[2:0]=0。(hcount350)amp。b101。 green[2:0]=v_dat[5:3]。 //白 else if(hcount 203) v_dat = 939。v_video_on)