【正文】 r:=23999。 then if t=counter_len then t:=0。 end if。 同時(shí)，通過本次課程設(shè)計(jì)，鞏固了我們學(xué)習(xí)過的專業(yè)知識(shí) ， 通過這個(gè)程序設(shè)計(jì)，使我對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識(shí)， 同時(shí)對(duì)數(shù)據(jù)庫軟件 EDA技術(shù)、 VHDL、等系列知識(shí)都有了一定的了解。 [5]《數(shù)字邏輯設(shè)計(jì)》第四版 人民郵電出版社 [美 ]Brian Holdsworth C live Wood [6]《數(shù)字電子技術(shù)基礎(chǔ)》高等教育出版社 閻石主編。從中可以自我測(cè)驗(yàn)，認(rèn)識(shí)到自己哪方面有欠缺、不足，以便于在日后的學(xué)習(xí)中得以改進(jìn)、提高。 end behave。 end if。 begin if(rst=39。 use 。 when others =qout=39。 elsif clk39。 rst:in std_logic。 end decode47。 end process。 when 6=qout=qin5。 when 2=qout=1111。139。 architecture behave of sel is begin process(clk,rst) variable t:integer range 0 to 7。 qin2 : in std_logic_vector(3 downto 0)。 end behave。 end if。 tem2=0000。 begin process(clk,rst) begin if(rst=39。 entity fen24 is port (clk : in std_logic。 qout1=tem1。139。)then tem1=0000。 qout1 : out std_logic_vector(3 downto 0)。如不符合要求，可重復(fù)步驟 (3)，再門級(jí)模擬，直到符合要求止。 (4)對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。 適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JED 文件。經(jīng)過培訓(xùn)，學(xué)員可以掌握 HDL 語言的初步開發(fā)能力，并且解決 FPGA 產(chǎn)品開發(fā)過程中的常見問題，掌握基于 FPGA 的嵌入式系統(tǒng)（ NIOSII）的設(shè)計(jì)和調(diào)試方法。 第六章 本次課程設(shè)計(jì)的心得體會(huì) ...................................... 18 致謝 ............................................... 錯(cuò)誤 !未定義書簽。 數(shù)字電子鐘設(shè)計(jì)源程序 ........................... 錯(cuò)誤 !未定義書簽。本程序使用的硬件描述語言 VHDL，可以大大降低了硬件數(shù)字系統(tǒng)設(shè)計(jì)的入門級(jí)別，讓人 感覺就是 C 語言的親近。采用 EDA 作為開發(fā)工具， VHDL 語言為硬件描述語言， QUARTUS II 作為程序運(yùn)行平臺(tái)，所開發(fā)的程序通過調(diào)試運(yùn)行、波形仿真驗(yàn)證，初步實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。 系統(tǒng)設(shè)計(jì)方案概述及工作原理 ..................... 錯(cuò)誤 !未定義書簽。 第五章 波形仿真 .................................... 錯(cuò)誤 !未定義書簽。 課程目標(biāo) 迅速掌握和使用 CPLD/FPGA 數(shù)字系統(tǒng)開發(fā)工具、開發(fā)流程，能夠獨(dú)立進(jìn)行初步的 FPGA 系統(tǒng)設(shè)計(jì)。綜合過程就是將電路的高級(jí)語言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件 FPGA/CPLD相映射的網(wǎng)表文件。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件， 一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)?？蓪?duì)門級(jí)電路的延時(shí)、定時(shí)狀態(tài)、驅(qū)動(dòng)能力等進(jìn)行仿真 。 rst : in std_logic。039。 carry=39。 end if。 use 。 signal tem2:std_logic_vector(3 downto 0)。 then if (tem2=0010 and tem1=0011) then tem1=0000。 else tem2=tem2+1。 end process。 qin1 : in std_logic_vector(3 downto 0)。 end sel。event and clk=39。 sel =11111101。 sel =11011111。 end if。 qout : out std_logic_vector(7 downto 0) )。 entity fen1 is port (clk:in std_logic。)then t:=0。039。 use 。 begin process(clk,rst) variable t:integer range 0 to counter_len。 else t:=t+1。 end process。使用 EDA 技術(shù)開發(fā)頁面的能力也有了很大提高 ， 也使我們把理論與實(shí)踐從真正意義上 相結(jié)合了起來；考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料，和組織材料的綜合能力；也使我在口述和語言表達(dá)方面得到了鍛煉。