【正文】 電路為default master。當(dāng)仲裁器觀察到master收到SPLIT響應(yīng)，則會將master的優(yōu)先權(quán)給屏蔽起來，當(dāng)master的總線訪問權(quán)被屏蔽后，該master將無法再獲得總線訪問的權(quán)利，即使是沒有其它master訪問總線時也一樣。表格 35 圖36 正常仲裁過程仿真 AHB總線地址解碼器設(shè)計譯碼器的作用是對傳輸?shù)刂愤M行譯碼，根據(jù)內(nèi)存映射表(Memory Map)產(chǎn)生該地址所對應(yīng)從設(shè)備的選擇信號。如果傳輸?shù)刂分赶蛄藳]有定義的內(nèi)存區(qū)域，缺省從設(shè)備。其地址內(nèi)存映射關(guān)系如表32所示。當(dāng)master收到SPLIT響應(yīng)時，該master的總線請求信號無效(NValid= 0 ), 仲裁器仲裁時不考慮該master發(fā)出的總線請求信號，直到被SPLIT的master得到響應(yīng)可以再次傳輸時，該master的有效信號才有效(NValid= 1 )。 表格 32 圖34 Arbiter方塊圖信號名定義方向HCLKAHB 總線時鐘信號輸入HRESETnAHB 總線重置信號輸入HTRANS[1:0]AHB傳輸控制信號，包括 NONSEQUENTIAL，SEQUENTIAL，IDLE或者 BUSY 四種類型輸入HREADY傳輸完成信號輸入HRESP[1:0]AHB從設(shè)備發(fā)出的傳輸響應(yīng)信號，包括OKAY，ERROR，RETRY或者SPLIT四種響應(yīng)。包括Default master和dummy個master之間提供仲裁以完成數(shù)據(jù)的傳輸。仲裁器還可以仲裁希望能完成SPLIT傳輸?shù)目偩€slave。這里我們的設(shè)計采取的是循環(huán)優(yōu)先級的總線仲裁機制。當(dāng)AHB總線進行split傳輸時，仲裁器將根據(jù)優(yōu)先級表和split寄存器的狀態(tài)做出最終的優(yōu)先級判斷。在隨后的兩個周期內(nèi)分別向AHB總線發(fā)送地址／控制信號和寫數(shù)據(jù)。系統(tǒng)都必須包括一個默認的總線主設(shè)備，它只能執(zhí)行IDLE傳輸。如果主設(shè)備需要鎖定訪問，則其必須激活HLOCKx信號來告訴仲裁器其他的主設(shè)備不能占用總線。中央選擇器根據(jù)仲裁器發(fā)出的HMASTER信號來確定將哪個主設(shè)備的寫數(shù)據(jù)、地址和控制信號廣播給從設(shè)備，還要根據(jù)譯碼器的譯碼結(jié)果，即HSELx，來選擇將哪個從設(shè)備的傳輸響應(yīng)和讀數(shù)據(jù)返回給主設(shè)備。下面以寫傳輸為例(如圖211所示)，簡要地加以描述。仲裁器通過監(jiān)視來自每個主設(shè)備的HLOCKx信號確保在鎖定序列完成之前總線不能授權(quán)給其它主設(shè)備。圖28給出了具有等待狀態(tài)的總線授權(quán)過程。 請求總線訪間AHB總線的仲裁是隱含的，一次仲裁可以在前一次總線訪問期間完成，從而仲裁不必占用AHB總線周期。SPLIT和RETRY的區(qū)別主要體現(xiàn)在:當(dāng)一個SPLIT或RETRY響應(yīng)發(fā)生時，仲裁器分配總線方案的不同。從設(shè)備在倒數(shù)第二個時鐘周期時驅(qū)動HRESP信號表示ERROR, RETRY或者SPLIT，同時驅(qū)動HREADY至低電平將傳輸延伸以額外時鐘周期。AHB規(guī)范中沒有對主設(shè)備取消一個開始的傳輸沒有做出明確的規(guī)定。無論是固定長度猝發(fā)傳輸還是不定長度的猝發(fā)傳間，按1 kByte對齊己足夠的小。遞增式猝發(fā)用來訪問連續(xù)的地址空間，猝發(fā)過程中每個傳輸?shù)牡刂肥乔皞€傳輸?shù)刂返倪f增。表格 19 表28傳輸類型編碼表格 20 圖25 AHB傳輸類型舉例第一個傳輸周期是一個猝發(fā)傳輸?shù)拈_始，它是NONSEQ類型。需要注意的是，當(dāng)從設(shè)備插入等待狀態(tài)延展數(shù)據(jù)段的同時，也有副作用，即延展了下一個傳輸?shù)牡刂范危鐖D24所示。它與地址/控制信號有相同時序。該信號在一般系統(tǒng)中可選。只有當(dāng)HGRANTx和HREADY同時有效時，主設(shè)備x才獲得地址/控制總線使用權(quán)。從設(shè)備常見有外部存儲器接口、APB橋以及內(nèi)部存儲器等外圍設(shè)備。(2) AHB從設(shè)備(slave)響應(yīng)(非啟動)讀或?qū)懣偩€操作的芯核。透過重復(fù)使用的設(shè)計觀念，將不同的供應(yīng)商設(shè)計的IP快速、可靠地集成到SOC中，便成為當(dāng)今一個重要的課題。 良好的維護和發(fā)展前景因為總線標(biāo)準(zhǔn)的選擇是一項基礎(chǔ)性的工作，一旦確定，往往以后的所有設(shè)計工作都將基于它來進行，但同時技術(shù)的發(fā)展又是不斷向前的。支持這些協(xié)議的模塊可以判斷數(shù)據(jù)訪問的目的和權(quán)限，對于運行操作系統(tǒng)的設(shè)備和注重安全性的設(shè)備非常有用。其次，、單向信號線的協(xié)議。如果模塊間的互聯(lián)統(tǒng)一簡潔，那么在劃分和調(diào)試的時候便很方便。如果一個模塊沒有統(tǒng)一的接口，而都是含義豐富的專用連線，很難保證測試的覆蓋率，這些連線的測試激勵或測試結(jié)果的跟蹤對于驗證工程師來說將是個巨大且痛苦的挑戰(zhàn)。開發(fā)和驗證一般由好幾個小組共同完成，甚至不同的模塊由不同的設(shè)計公司提供。表格 5 圖15 兩個VCI通過總線互連的邏輯結(jié)構(gòu) Altera的Avalon總線Avalon總線是Altera 可編程片上系統(tǒng)SoPC（systemonaprogrammable chip）IP核互連解決方案， SoPC Builder 來完成整個系統(tǒng)模塊（包括Avalon）的生成和集成。表格 3 圖13 Wishbone邏輯結(jié)構(gòu)wishbone更著重定義IP核的接口信號和總線周期標(biāo)準(zhǔn)以實現(xiàn)IP核的重用，而對主從部件互連的內(nèi)連網(wǎng)絡(luò)，它只是定義了點到點（pointtopoint）、數(shù)據(jù)流（data flow）、共享總線（shared bus）、交叉開關(guān)（crossbar switch）四種不同形式，需由用戶來靈活選擇、生成、擴展，用戶還可用兩條Wishbone總線進行復(fù)雜系統(tǒng)的集成。CoreConnect采用了總線分段的方式，提供了三種基本類型總線，即處理器內(nèi)部總線PLB(Processor Local Bus)、片上外圍總線OPB（OnChip Peripheral Bus）和設(shè)備控制總線DCR（Device Control Register）。目前業(yè)界普遍使用的是基于平臺的SOC設(shè)計方法，這種方法能有效的加速某個系列的派生產(chǎn)品的開發(fā)。片上總線(onchip bus)作為SOC集成系統(tǒng)的互連結(jié)構(gòu)，可以把各個IP功能模塊間的相互通信問題，包括數(shù)據(jù)格式、通信聯(lián)絡(luò)、時序、協(xié)議等方面，從而為設(shè)計人員免去相當(dāng)大的精力去考慮如何將自己設(shè)計的功能模塊和其他功能模塊連接起來，使得IF模塊集成起來更加方便。在SOC設(shè)計中，功能組裝正在逐漸代替功能設(shè)計，而成為主流的設(shè)計方法。1997年英特爾推出了第一款支持AGP總線技術(shù)的Pentium II處理器用的芯片組，“440LX”。V L bus的擴展情況隨所用CPU工作頗率而定，從而導(dǎo)致它的第二個缺點，兼容性差。Multibus II的最大貢獻是將網(wǎng)絡(luò)概念引入總線技術(shù)，允許在插件箱內(nèi)用網(wǎng)絡(luò)概念來組織多微處理器之間通過總線結(jié)構(gòu)互連和通信，用類似局域網(wǎng)的通信規(guī)程來保證在一個多處理器系統(tǒng)中各處理器模板間的有效信息的傳輸。1980年Multibus被IEEE標(biāo)準(zhǔn)化委員會推薦為IEEE 796標(biāo)準(zhǔn)。1989年出現(xiàn)了第一代的EISA芯片組82350。采用了這項技術(shù)，使得總線能夠進行突發(fā)傳輸。1981年，IBM的一個研究小組推出了以8088為CPU的新一代個人計算機，為增加擴充能力也設(shè)計了總線。并行通信速度快、實時性好，但由于占用的口線多，不適于小型化產(chǎn)品；而串行通信速率雖低，但在數(shù)據(jù)通信吞吐量不是很大的微處理電路中則顯得更加簡易、方便、靈活。關(guān)鍵字：總線橋，SOC，AHB總線，APB總線，主設(shè)備，從設(shè)備，仲裁器，地址譯碼器AbstractWith the development of microelectronics technology, especially progress on SOC technology,在系統(tǒng)總線設(shè)計中，AMBA是一個公開的標(biāo)準(zhǔn)，詳敘了組成一個系統(tǒng)的功能模塊互聯(lián)和管理的機制，將使設(shè)計者在不需要更改總線界面下，直接整合現(xiàn)有的IP核，這使得系統(tǒng)的整體效益倍增。而系統(tǒng)總線設(shè)計的靈活、彈性，允許系統(tǒng)開發(fā)者可以選擇最理想的架構(gòu)，有效地滿足各種各樣的系統(tǒng)所需要的效能，是Reuse的關(guān)鍵所在。具體的工作包括：AHB總線協(xié)議的研究；手機芯片各模塊互連結(jié)構(gòu)的設(shè)計；手機芯片各模塊總線接口的設(shè)計；總線模塊的設(shè)計，包括仲裁器、地址譯碼器、多路選擇器、AHB2AHB總線橋的設(shè)計、AHB2APB總線橋的設(shè)計。另外，從廣義上說，計算機通信方式可以分為并行通信和串行通信，相應(yīng)的通信總線被稱為并行總線和串行總線。這些電纜線可以看作是最初的總線。系統(tǒng)總線還可通過總線仲裁機構(gòu)控制多個總線主控制器。EISA總線的最大特點就是百分之百與ISA總線兼容，從而使得采用EISA總線的微機在傳統(tǒng)的PC機市場上占據(jù)了顯著的有利位置。最初是為Intel公司的80/86產(chǎn)品系列的使用而設(shè)計，但是由于其設(shè)計性能的先進性，以后在280，6800等芯片上也用得非常的好。1985年美國Intel公司與ZILOq TEKTRONIX, NCR等18家公司正式推出，并由IEEE于1987年審定作為IEEE一P1296標(biāo)準(zhǔn)的Multibus II，它能支持32位，微處理器。在提高性能的同時，VL bus也存在著缺點，由于VL bus不是很嚴格的標(biāo)準(zhǔn)，其工作穩(wěn)定性也就因設(shè)計人員而異，這也是它的缺點之一。這是一種與PCI總線迥然不同的圖形接口，它完全獨立于PCI總線之外，直接把顯卡與主板控制芯片聯(lián)在一起，使得3D圖形數(shù)據(jù)省略了越過PCI總線的過程，從而很好地解決了低帶寬PCI接口造成的系統(tǒng)瓶頸問題。SOC在一塊硅片上集成了大量模塊，包括處理器、微控制器、存儲器、接口電路、專用電路等，因此，SOC意味著更大的設(shè)計規(guī)模。國際上，一些大公司的解決辦法是逐步定義公司內(nèi)部甚至是幾個公司間通用的片上總線標(biāo)準(zhǔn)。IP產(chǎn)業(yè)以商品的形式為系統(tǒng)集成公司提供具有一定規(guī)模的功能塊設(shè)計。 IBM的CoreConnect總線CoreConnect總線的邏輯結(jié)構(gòu)如圖11所示。Wishbone采用的是主/從的構(gòu)架，主、從部件通過內(nèi)連網(wǎng)絡(luò)進行互連。兩個VCI通過總線互連的邏輯結(jié)構(gòu)示意如圖15所示。 智能手機芯片設(shè)計要求與AMBA片上總線標(biāo)準(zhǔn)的優(yōu)勢 智能手機芯片設(shè)計要求 模塊標(biāo)準(zhǔn)化和可復(fù)用性對于復(fù)雜系統(tǒng)芯片來說，各模塊并不能由一人或少數(shù)幾人設(shè)計。通常先驗證模塊或子系統(tǒng)，然后再全系統(tǒng)聯(lián)調(diào)。如果模塊間的互連信號太多又沒有規(guī)律，功能上很難區(qū)分在不同的FPGA之間，邏輯連線也使普通的FPGA管腳不夠用。這種優(yōu)先級的設(shè)定是靈活而又隨時可變的，這使系統(tǒng)總線的調(diào)度非常有效率。其次，ARM把很多處理器設(shè)計的經(jīng)驗帶入了總線協(xié)議，在協(xié)議中加入了一些控制特性，如有關(guān)取指令還是取數(shù)據(jù)、用戶模式還是特權(quán)模式、可否緩存等信息，這些信息在處理器以外的系統(tǒng)同樣發(fā)揮重要的作用。正是因為AMBA易于實現(xiàn)的技術(shù)統(tǒng)一性造就了AMBA與眾不同的地位。在如何使晶片尺寸更小、效能增加、成本降低、縮短產(chǎn)品上市時間，以及功率消耗更低的效益驅(qū)動下，SOC的應(yīng)用得到持續(xù)的發(fā)展。在任何時候，只能有一個總線主設(shè)備在使用總線。典型的AHB系統(tǒng)中，常見的主設(shè)備有處理器、DSP, DMA控制器以及測試接口等。HGRANTx總線允許信號，當(dāng)該信號有效，表明總線主設(shè)備為當(dāng)前最高優(yōu)先級主設(shè)備。HPROT[3:0]保護控制信號，它提供有關(guān)總線訪問的附加信息，主要用于想實現(xiàn)某種層次保護的模塊。表格 14 表25 AHB數(shù)據(jù)總線 AHB地址譯碼信號HSELx從設(shè)備選擇信號，該信號由地址譯碼器對總線上地址譯碼產(chǎn)生，用來選擇相應(yīng)的從設(shè)備x.表格 15 表26 AHB地址譯碼信號 AHB SPLIT能力信號HMASTER主設(shè)備序號，指明當(dāng)前哪個主設(shè)備正在進行傳輸。表格 17 圖23 帶有等待狀態(tài)的傳輸在這個圖中，地址段和數(shù)據(jù)段發(fā)生在不同的時鐘周期，事實上，當(dāng)前傳輸周期地址的傳輸同前一個傳輸周期數(shù)據(jù)傳輸發(fā)生在同一時鐘，這種地址和數(shù)據(jù)的重疊正是AHB總線流水特性的基本原理，這樣既考慮到了高性能操作，同時又為總線從設(shè)備提供了足夠的時間對傳輸做出響應(yīng)。11SEQ表明該傳輸為猝發(fā)傳輸中的后續(xù)傳輸。協(xié)議支持遞增式猝發(fā)(incrementing burst)和包繞式猝發(fā)(wrapping burst)。表格 22 圖26 AHB 4拍包繞式猝發(fā)傳輸猝發(fā)傳輸一定不要穿過1 kByte的地址邊界。被訪問的從設(shè)備必須提供表明傳輸狀態(tài)的響應(yīng)。11SPLIT需要主設(shè)備重試傳輸，但要等從設(shè)備完成傳輸時才讓主設(shè)備獲取總線表格 23 表210傳輸響應(yīng)類型編碼 兩個周期的響應(yīng)只有OKAY響應(yīng)只需時鐘周期內(nèi)完成，ERROR, RETRY和SPLIT響應(yīng)則至少需要兩個時鐘周期。兩者的相同點是都讓那個傳輸最終在總線上完成。仲裁器通過監(jiān)視多個不同主設(shè)備發(fā)出的總線使用請求信號HBUSREQx，按其內(nèi)部設(shè)定的優(yōu)先級方案來決定哪個主設(shè)備是當(dāng)前請求總線的最高優(yōu)先級主設(shè)備。同時，仲裁器也將改變HMASTER信號譯碼出相應(yīng)的主設(shè)備序號。 鎖定傳輸主設(shè)備進行鎖定訪問時，必須有效HLOCKx信號向仲裁器指明當(dāng)前傳輸為鎖定序列。APB基本傳輸可分為寫傳輸和讀傳輸。AHB系統(tǒng)中是采用多選的形式進行互連，因此在AHB系統(tǒng)中多了一個中央多路選擇器。一般仲裁器在一次突發(fā)傳送完成時才授權(quán)另一個不同的主設(shè)備，但如果需要的話，仲裁器可以提前結(jié)束突發(fā)傳送以授權(quán)優(yōu)先級更高的主設(shè)備。如果沒有主設(shè)備請求總線，仲裁器將授權(quán)系統(tǒng)中默認的主設(shè)備。主設(shè)備在得到仲裁器的授權(quán)后，按照AHB的傳輸協(xié)議。AHB總線的一個突出特點就是支持split傳輸。比如采用固定優(yōu)先級的仲裁(Fixed priority)，循環(huán)式優(yōu)先級仲裁(Round Robin)，或是隨機性的仲裁(Random)和競爭仲裁優(yōu)先級(Tournament)等。這里我們假定固定長度的突發(fā)優(yōu)先級的傳輸都是不可中斷的。 AHB 仲裁器的設(shè)計假設(shè)存在8個master。仲裁器的方塊圖如圖34所示，接口信號定義如表31所示。因此，這里我們可以定義一個中間信號N Valid表示master的有效信號。在本設(shè)計中使用了兩種內(nèi)存映射表：正常工作下的內(nèi)存映射表和重新啟動時的內(nèi)存