【正文】 /nRSI/O48/nWSnCEOCONF_DONEn ST AT U SM SEL 1M SEL 0D AT A0D C L Kn C EI / O 7I / O 8I / O 9I / O 1 0I / O 1 1I / O 1 2nCONFIGIN2GCLK2IN3GNDINTI/O25I/O26I/O27I/O28I/O29I/O30I/O31I / O 3 9I / O 4 0I / O 4 1G N D I N TI N I T _ D O N EI / O 4 2 / R D Y n BSYI / O 4 3I / O 4 4GNDINTVCCINTVCCINTGNDINTVCCINTVCCINTG N D I N TVC C I N TA L T E R A頂面圖EPF 1 0 K1 0 L C 8 4F L E X8 4 PI N PL C C 封裝74737271706968676665646362616059585756555453525150494847464544434241403938373635343332313029282726252423222112131415161718192011 109 8 7 6 5 4 3 2 184 83 82 81 80 79 78 77 76 75 圖 9 目標(biāo)芯片頂面圖 系統(tǒng)的編譯、綜合、適配 頂層文件元件連接 ，如圖 10 所示，模塊 STATEMACHINE1 是狀態(tài)機 /球臺控制 ，當(dāng)復(fù)位鍵為低電平時，若 A 方 (STARTA)或 B 方 (STARTB)開始發(fā)球，模塊 LIGHT 的發(fā)光二極管 L0、 L L L L4 在下降沿來臨時正向或反向依次點亮 ，當(dāng)有方得分時，將啟動加分信號 INCREASEA、 INCREASEB，同時啟動記分器模塊COUNTER1，加分情況將通過四個數(shù)碼管來顯示，并將其反饋回狀態(tài)機模塊，當(dāng)有一方先達(dá)到 21 時，其對應(yīng)的勝 分標(biāo)志發(fā)光二極管將被點亮 。 (3)STARTA、 STARTB：開球鍵，分別對應(yīng)實驗箱的鍵 鍵 7，分別對應(yīng)芯片的引腳 11。 編寫 VHDL 源程序后，不能將設(shè)計文本存入根目錄下，本設(shè)計都存在文件夾CHENLY 中，還要注意設(shè)計文本的后綴名一定是“ .VHD”，編寫時一定要注意實體名跟設(shè)計文件名一致，這些是程序能順利進行編輯和編譯、邏輯綜合、邏輯適配、編程下載成功的最重要的前提條件。 高位加 1 END IF。 END IF。139。139。 END。 WHEN 3=TABLELIGHT=00010。139。139。THEN 如果檢測 A 方擊球 IF TABLESTATE=2 THEN 若未過網(wǎng)提前擊球 STATE=BSCORE。139。139。 INCREASEB=39。 記分器清零 AWIN=39。 END。 九江學(xué)院大專畢業(yè)論文 15 USE 。狀態(tài)機屬于時序電路范疇，實現(xiàn)一個控制功能更為方便，并提高了控制速度 [10]。 END IF。 此無效值務(wù)必隨實際情況改變 START = ‘1’。 NUMIN: IN INTEGER RANGE 0 TO 15。 值得注意的是，本程序是組合邏輯電路， PROCESS 的敏感信號參數(shù)表中一定要有NUM；否則編譯時會提示如下出錯信息：“ Else Clause following a Clock edge must hold the state of signal ‘ Display’”。 WHEN 7=DISPLAY=”1110000”。 END。例如當(dāng) LED7S 輸出為 “ 1101101” 時，數(shù)碼管的 7個段： g、 f、 e、 d、 c、 b、 a 分別接 0、 0、 1，接有高電平的段發(fā)亮，于是數(shù)碼管顯示“ 5”。 然后重新發(fā)球 ， 比賽繼續(xù)進行。雖然流程圖中未標(biāo)出從此步“往回走”的箭頭，但事實上，實際的結(jié)果有可能與仿真結(jié)果有差異（可能是設(shè)計時未考慮到外部硬件的實際情況；也可能是由于仿真時測試的條件不夠多，沒有發(fā)現(xiàn)其中隱藏的錯誤），這時，必須回頭重新找出問題所在。 （ 5）綜合（ Synthesis）：利用綜合器對 VHDL 代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件，這是將 VHDL 語言描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 （ 2）編碼：寫出 VHDL 代碼，大多數(shù)集成開發(fā)環(huán)境（如 MAX+plus2 等）都集成了針對 VHDL 的編輯。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性 。 （ 2） VHDL 具有豐富的仿真語句和庫函數(shù) ， 使得在任何大系統(tǒng)的設(shè)計早期 ， 就能查驗設(shè)計系統(tǒng)的功能可行性 ， 隨時可對系統(tǒng)進行仿真模擬 ， 使設(shè)計者對整個工程的結(jié)構(gòu)和功能可行性做出判斷 。 這一特點使 VHDL 成為系統(tǒng)設(shè)計領(lǐng)域中最佳 的硬件描述語言 。球過網(wǎng)，接球方向即可擊球，提前擊球或沒擊球均判失分 。 本文設(shè)計一個基于 VHDL 的乒乓游戲機 ， 乒乓游戲機是由 5 個發(fā)光二極管代表乒乓球臺 ， 中 間的發(fā)光二極管兼作球網(wǎng) ， 用點亮的發(fā)光二極管按一定方向移動來表示球的運動 。 本文設(shè)計一個基于 VHDL 的乒乓游戲機 ，乒乓游戲機 由狀態(tài)機、記分器、譯碼顯示器與按鍵去抖等部分所組成。通過對 各部分編寫 VHDL 程序，然后進行編譯、仿真、邏輯綜合、邏輯適配，最后進行編程下載，并且通過 GW48 型 EDA 實驗箱的驗證 ， 實現(xiàn)乒乓游戲機的基本功能 。 在游戲機的兩側(cè)各設(shè)置兩個開關(guān) ， 甲乙二人按乒乓球比賽規(guī)則來操作開關(guān) 。 （ 3） 比賽按 21 分為一局進行 ， 甲乙雙方都應(yīng)設(shè)置自己的記分牌 ， 任何一方先記滿21 分 ， 該方就算勝出 ， 按 RESET 復(fù)位重新開局 。 （ 3） 系統(tǒng)仿真能力強 ： VHDL 最初是作為一種仿真標(biāo)準(zhǔn)問世的 ， 因此 VHDL 具有仿真語句和庫函數(shù) 。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu) ， 決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功 能 。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計的目標(biāo)器件是什么，而進行獨立的設(shè)計。這些 編輯器一般都具有 VHDL 關(guān)鍵詞的亮點顯示等特點，有的還內(nèi)嵌了常用的 VHDL 程序模塊。這一步通常由綜合器自動完成，但設(shè)計者可以設(shè)定一些技術(shù)上的約束條件（如限定邏輯層次的最大數(shù)等）來“幫助”綜合器。 6 2．模塊設(shè)計 乒乓游戲機的組成示意圖如圖 2 所示。比賽一直要進行到一方九江學(xué)院大專畢業(yè)論文 7 記分牌達(dá)到 21 分 ， 該局才結(jié)束 。 帶使能信號 EN 的譯碼電路的 VHDL 程序中 ， EN 為高電平時 ， 譯碼器正常工作；EN 為低電平時 ， 譯碼器輸出 0000000， 表示數(shù)碼管無 顯示 。 BEGIN PROCESS (EN, NUM) BEGIN IF EN=’ 1 ’ THEN 使能信號 EN 為 1時，譯碼器正常工作 CASE NUM IS WHEN 0=DISPLAY=”1111110”。 WHEN 8=DISPLAY=”1111111”。 出現(xiàn)此提示信息的原因是：綜合器將 EN 誤判為時鐘信號，并試圖將程序綜合成時序邏輯電路，但該程序的格式又不符合綜合器對時鐘信號描述的要求，因此無法綜合。 NUMOUT: OUT INTEGER RANGE 0 TO 15)。 ELSE IF NUMIN=TEMPNUM THEN 上一鍵值與此鍵值不同 TENPNUM=NUMIN。 END IF。本次設(shè)計中狀態(tài)機的符號如圖 7 所示 。 ENTITY STATEMACHINE IS PORT (CLK: IN STD_LOGIC。 SIGNAL STATE: STATE_TYPE。039。039。THEN 如果 B 開球 (A、 B 開球有 定的優(yōu)先級區(qū)別 STATE=BTOA。THEN 如果檢測到 B 方擊球 IF TABLESTATE=2 THEN 若未過網(wǎng)提前擊球 STATE=ASCORE。 判為 B 勝 ELSE 若過了網(wǎng)擊球，球從 A STATE=ATOB。 A 方加 1分 STATE=WAITSTATE。 否則，表示 B 方勝出的燈亮 18 END IF。 WHEN 4=TABLELIGHT=00001。 記分器設(shè)計 九江學(xué)院大專畢業(yè)論文 19 圖 8 記分器元件符號 記分器元件符號如圖 8 所示，本設(shè)計中記分器比較簡單，只須根據(jù)狀態(tài)機給出的兩個信號 （ INCREASEA 和 INCREASEB） 對六個分?jǐn)?shù)（ SCOREAL、 SCOREAH 和SCOREBL、 SCOREBH、 SCOREA、 SCOREB）進行操作，記分器的程序如下： LIBRARY IEEE。 THEN 清 0 SCOREAL=0000。 THEN A 方加 1分 IF SCOREAH0010 THEN 若高位小于 2 IF SCOREAL1001 THEN 如果低位小于 9 SCOREAL=SCOREAL+1。 END IF。 ELSIF SCOREBH=0010 THEN 若高位為 2 九江學(xué)院大專畢業(yè)論文 21 IF SCOREBL0001 THEN 如果低位小于 1 SCOREBL=SCOREBL+1。 22 3．系統(tǒng)硬件測試 系統(tǒng)的主要性能和特點 （ 1） GW48 系統(tǒng)設(shè)有通用的系統(tǒng)編程下載電路，可對 Lattice、 Xilinx、 Vantis、 Altera、Atmel和 Cypress等世界六大 PLD公司各種 ISP 編程下載方式或現(xiàn)場配置的 CPLD/FPGA系列器件進行實驗或開發(fā)。 (4)HITA、 HITB：擊球鍵，分別對應(yīng)實驗箱的鍵 鍵 8，分別對應(yīng)芯片的引腳 16。 九江學(xué)院大專畢業(yè)論文 25 在按鍵與 CPLD 相連的引腳需要設(shè)置下拉電阻（ 300～ 1000Ω 即可）以便在沒有按鍵按下時將輸入也穩(wěn)定在低電平，否則系統(tǒng)會不穩(wěn)定。如果是總線形式的引 腳名，也應(yīng)分別寫出總線中的每一個信號引腳設(shè)定，頂層文件引腳鎖定文件為 ，如表 3 所示。其中“ 0”、 “ 1”、“ X”、“ Z”、“ INV”、“ G”分別表示低電平、高電平、任意、高電阻、反相和總線數(shù)據(jù)設(shè)置