【正文】 。本系統(tǒng)含有時鐘信號，希望在不改變輸入時鐘信號周期的條件下，延長運算時間，所以進行下面設置：在波形編輯窗口打開的情況下，選擇“ File”→“ END Time”，在彈出的窗口中設置仿真結束時間，按“ OK”按鈕，選擇菜單“ MAX+PLUSⅡ ”→“ Simulator”，在“ Simulator”子窗口“ END Time”處設置同一 28 時間長度。下載成功后將在一彈出的窗口中顯示“ Configuration Complete”。在整個設計過程中，我學到了很多東西。 通過這次設計， 加強了理論知識與實踐統(tǒng)一的能力，提高了自己的動手操作能力， 這對于我以后的工作和學習都是很有幫助的。 實實實實實實實實實實實實實實實實實實實實實實實實實實實實實實實D9D16 D15 D14 D13 D12 D11 D10D8 D7 D6 D5 D4 D3 D2 D1PIO8PIO9PIO10PIO11PIO12PIO13PIO14PIO15SPEAKER實實實12345678實實實實FPGA/CPLDPIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7實1實2實3實4實5實6實7實8PIO15PIO8PIO47PIO44PIO43PIO40PIO39PIO36PIO35PIO32PIO31PIO28PIO27PIO24PIO23PIO20PIO19PIO16 圖 12 實驗電路結構 32 結論 本文進行乒乓游戲機軟件設計，并用 GW48 實驗 箱進行驗證，目標芯片是 FLEX EPF10K10PLCC84， 本設計由狀態(tài)機 /球臺控制器、記分器、譯碼顯示器 、 按鍵去抖 等模塊 組成 。如果在開始沒有打開波形觀察窗，可選擇“ File”→“ Open”，然后在彈出一名為“ Open”的窗口中選擇“ Waveform Editor file”，并在“ Files”窗口彈出的波形文件名 上雙擊，即可進入波形觀察窗，如圖 11 所示。這時時鐘信號的波形區(qū)域全都變成黑色，按集成環(huán)境左邊上的時鐘按鈕，將出現(xiàn)時鐘信號設置對話框，按下“ OK”，即可設置時鐘信號。選擇菜單“ Node”→“ Enter Nodes from SNF”，出現(xiàn)選擇結點對話框。選擇菜單“ File”→ “ Project”→ “ Set Project to Current File” ，當前的工程，即被設為 PINGPANG。 (6)AWIN、 BWIN：表示 A、 B 勝出的標志，分別接二極管 D D8，哪個先點亮，說明該方已經(jīng)得里 21 分，分別對應芯片引腳 2 25。 （ 2） GW48 系統(tǒng)基于“電路重構軟件配置”的設計思想，采用了 I/O 口可任意定向目標板的智能化電路結構設計方案，利用在系統(tǒng)微控制器對 I/O 口進行任意定向設置和控制，從而實現(xiàn)了 CPLD/FPGA 目標芯片 I/O 口與實驗輸入 /輸出資源以各種不同方式連接來構造形式各異的實驗電路的目的。 否則高位、低位都清 0 SCOREBH=0000。 ELSIF INCREASEB=39。 當?shù)臀粸?9，則清 0 SCOREAH=SCOREAH+1。 SCOREBL=0000。 ENTITY COUNTER IS CLEAR: IN STD_LOGIC。 END CASE。 END IF。139。 ELSE 若未檢測到 A 擊球 IF TABLESTATE=0 THEN 如果離 A 最近的燈亮了 STATE=BSCORE。 若過了網(wǎng)擊球，球從 B 向 A 移動 ELSE 若未檢測到 B 方擊球 IF TABLESTATE=4 THEN 如果離 B 方最近的燈 已經(jīng)亮 STATE=ASCORE。 B 方第一個燈亮 ELSE STATE=WAITSTATE。 比賽結束 16 ELSE IF STARTA=39。039。 BEGIN PROCESS (CLK， RESET) BEGIN IF RESET=39。 STARTA, HITA, STARTB, HITB: IN STD_LOGIC。 此狀態(tài)機由兩個進程構成 ，狀態(tài)機的輸入 /輸出引腳 的作用如表 2 所示。 END PROCESS。 并對計數(shù)器清 0，準備對此鍵值計時 ELSE IF COUNTER31 THEN。 ARCHITECTURE BEHAVIOR OF ANTITWITTER IS SIGNAL TEMPNUM: INTEGER RANGE 0 TO 15。如果不進行消抖 處理，系統(tǒng)會將這些毛刺誤以為是用戶的另一次輸入，導致系統(tǒng)的誤操作。 END CASE。 WHEN 2=DISPLAY=”1101101”。 圖 4 共陰數(shù)碼管及電路 圖 5 多模塊共同控制七段數(shù)碼管譯碼電路示意圖 九江學院大專畢業(yè)論文 9 帶使能信號 EN 的譯碼電路的 VHDL 程序如下： LIBRARY IEEE。本系統(tǒng)的邏輯分框圖如圖 3 所示。 在游戲機的兩側(cè)各設置兩個開關 ， 一個是發(fā)球開關 STARTA、 STARTB； 另一個是擊球開關 HITA、 HITB。 此 步驟將產(chǎn)生多項設計結果： ① 適配報告，包括芯片內(nèi)部資源的利用情況、設計的布爾方程描述情況等； ② 適配后的仿真模型； ③ 器件編程文件。這一步驟通常由編譯器自動完成，無須我們干預。 （ 6） VHDL 具有類屬描述語句和子程序調(diào)用等功能 ， 對于完成的設計 ， 在不改變源程序的條件下 ， 只需改變類屬參量或函數(shù) ， 就能輕易地改變設計的規(guī)模 和結構 。 VHDL 中設計實體的概念 、 程序包的概念 、設計庫的概念為設計的分解和并行工作提供了有利的支持 。 （ 4） 工藝無關性 [6]： 在使用 VHDL 設計系統(tǒng)硬件時 ， 沒有嵌入與工藝相關的信息 。此后，美國國防部要求官方與高速集成電路設計的所有文檔必須用 VHDL 描述，因為 VHDL 在電子設計領域得到了廣泛的應用，漸漸成為工業(yè)界的標準。 本設計是用實驗箱 GW48 進行模擬乒乓機 ， 用發(fā)光二極管代表乒乓球臺 ，最中間的發(fā)光二極管作球網(wǎng) ， 用點亮的發(fā)光二極管按 一定方向移動來表示球的運動 ， 用按鈕設置發(fā)球和接球開關 。 GW48。 目前， VHDL 已成為許多設計自動化工具普遍采用的標準化硬件描述語言 。 VHDL 支持數(shù)字電路的開發(fā)環(huán)境， VHDL 也支持各種設 計方法：自頂向下、自底向上或混合的方法 [1]。 （ 2） 乒乓球的位置和移動方向由燈亮及依次點亮的方向決定 。 （ 2） 系統(tǒng)硬件描述能力強 ： 可以同時支持“行為描述”、“數(shù)字流描述”和“結構描述” 3 種描述方式，并可混用 [5]。 強大的行為描述能力是避 開具體的器件結構 ， 從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證 。 利用 EDA工具的邏輯優(yōu)化功能 ， 可以自動地把一個綜合后的設計變成一個更小 、 更高速的電路系統(tǒng) 。 這一流程圖基本可使用任何基本硬件描述語言的設計。 （ 4）功能仿真（ Functional Simulation）： VHDL 仿真器允許定義輸入并應用到設計中， 不必生成實際電路就可以觀察輸出。如果仿真結果達不到設計要求，就需要修改 VHDL 源代碼或選擇不同的目標器件，甚至要重構整個系統(tǒng)，圖 1 就是所設計者極力避免出現(xiàn)的情況。 當球過網(wǎng)后按設計者規(guī)定的球位 ， 乙方就可以擊球 。簡而言之，對共陰極來說，公共引腳要接地，想要點亮某段數(shù)碼管，就在相應 的引腳加上高電平；對共陰極來說剛好相反，公共引腳提高電平，想要點亮某段數(shù)碼管，就在相應的引腳加上低電 8 平 [9]。 NUM: IN INTEGER RANGE 0 TO 15。 WHEN 5=DISPLAY=”1011011”。 END PROCESS。 下面是基于計數(shù)法的防抖電路程序： LIBRARY IEEE。 BEGIN PROCESS (CLOCK) BEGIN IF RISING_EDGE (CLOCK) THEN IF START=‘0’THEN 上電后立即對輸出的鍵值賦予無效值 TEMPNUM=15。 ELSE COUNTER=COUNTER+1。 表 1 狀態(tài)機的 6 種狀態(tài)及含義 狀 態(tài) 含 義 WAITSTATE 等待狀態(tài) ，等待 A 或 B 方開球 ATOB 球從 A 向 B 方移動 BTOA 球從 B 向 A 方 移動 ASCORE A 得一分 BSCORE B 得一分 FINALRESULT 比賽結束 (最終判分 )，在此狀態(tài)下需要按復位鍵，才能開始下一輪比賽 結合表 1， 從圖 6 中很清楚地看出乒乓游戲機比賽過程中球的移動情況，及加分方法，還可以初步了解到本狀態(tài)機設計的基本思路。此時時鐘決定了球移動的速度， 可根據(jù)實際需要調(diào)整。 TABLELIGHT: OUT STD_LOGIC_VECTOR (0 TO 4)。 進入等待狀態(tài) CLEAR=39。 INCREASEA=39。 球從 A 向 B 方移動 TABLESTATE=0。 END IF。 WHEN BTOA= 球從 B 向 A 移動的過程 IF HITA=39。 END IF。139。 WHEN 1=TABLELIGHT=01000。 END IF。 END。 SCOREB=0。 則低位加 1 ELSE SCOREAL=0000。 則低位加 1 ELSE SCOREBL=0000。 END PROCESS。對應芯片引腳 2。 (9)BL0、 BL BL BL3： 顯示 B 方得分情況中個位上的分值 ， 對應數(shù)碼管 3 分別對應芯片引腳 3 4 4 49。選擇菜單“ Assign”→“ Device… ”在彈出的對話框中的“ Device Family”下拉欄中選擇“ FLEX10” ，然后在“ Devices”列表框中選擇芯片型號“ EPF10K10PLCC84”，按“ OK”。其中有全部的輸入信號 CLK、 RESET、 STARTA、 HITA、 STARTB、 HITB，輸出信號 L0、 L LL L AL0 、 AL AL AL AH0、 AH AH AH BL0、 BL BL BLBH0、 BH BH BH AWIN、 BWIN。 （ 3）運行仿真器進行仿真：選擇菜單“ MAX+PIUSⅡ ”→“ Simulator”， 按下“ Simulator”，出現(xiàn)仿真參數(shù)設置與仿真啟動窗。在將設計文件編程配置（對此 FPGA 下載稱為配置）進硬件芯片前，需連接好硬件測試系統(tǒng)。實驗箱有 8 個二極管， 本設計只用了 5 個發(fā)光當乒乓球臺，還有 2 個當勝出信