【正文】 解人際關(guān)系矛盾 與人際交往是一種藝術(shù) ,如果你曾為辦公室人際關(guān)系的難題而苦惱 ,無法忍受主管的反復(fù)無常 ,看不慣主管的假公濟私 ,那么你要嘗試學(xué)習(xí)如何與不同的人相處 ,提高自己化解人際矛盾的能力。身處激烈的競爭之中 ,每一個人如上緊發(fā)條的鐘表 .因此 ,一名高效能人士應(yīng)當(dāng)注意工作中的調(diào)節(jié)與休息 ,這不但于自己健康有益 ,對事業(yè)也是大有好處的。對手，可以讓你時刻提醒自己：沒有最好的 ，只有更好。小部分的努力，可以獲得大的收獲；起關(guān)鍵作用的小部分，通常就能主宰整個組織的產(chǎn)出、盈虧和成敗。只要把問題想透徹了，才能找到問題到底是什么，才能找到解決問題最有效的手段?！备惶m克林將自己一生的成就歸功于對“在一定時期內(nèi)不遺余力地做一件事”這一信條的實踐。 。 when 01=o=0010。 end process。 when 101=dataout=00100000。 entity yima_138 is Port (datain : in std_logic_vector(2 downto 0)。 end process。139。then a=100。 elsif i(6)=39。 gs:out bit)。 劉寶 編碼器和譯碼器的設(shè)計 第 11 頁 共 16 頁 11 致謝 本設(shè)計 是在肖曉麗老師的精心指導(dǎo)和嚴格要求下 完成 的 ，從課題選擇到具體設(shè)計和調(diào)試， 都 得到 肖 老師的悉心指導(dǎo) ， 無不凝聚著 肖 老師的心血和汗水， 她多次為我指點迷津，幫助我開拓設(shè)計思路，精心點撥、熱忱鼓勵。 劉寶 編碼器和譯碼器的設(shè)計 第 9 頁 共 16 頁 9 二 四譯碼器的引腳分配如表 所示： 表 二 四譯碼器下載板芯片引腳對照表 i0 i1 o0 o1 o2 o3 EPF8282 P01 P02 P55 P56 P57 P58 EPF10K10 P03 P05 P53 P54 P58 P59 劉寶 編碼器和譯碼器的設(shè)計 第 10 頁 共 16 頁 10 結(jié)束語 通過 兩 星期的緊張工作， 最后 完成了我的設(shè)計任務(wù) —— 基于 VHDL 編碼器和譯碼器的 設(shè)計 。當(dāng) i7為 1時，即輸入為： 1*******時，輸出 111，當(dāng) i7為 0時，輸出由優(yōu)先級僅次于 i7 的 i6 決定，即輸入為： 01******時，輸出 110，緊接著依次類推，分別得出輸入為： 001*****時，輸出 101，輸入為： 0001****時，輸出 100，輸入為 00001***時，輸出為 011，輸入為 000001**時，輸出 010，輸入為 0000001*時，輸出 001，輸入為 00000001 時，輸出為 000。 when 11=o=1000。 when 000=dataout=00000001。 三 八譯碼器的設(shè)計 關(guān)于三 八譯碼器的工作框圖如圖 所示。then a=001。 elsif i(3)=39。139。 八 三優(yōu)先編碼器的設(shè)計 整個八 三優(yōu)先編碼器的工作框圖如圖 。因為 i0到 i7 共 8 中狀態(tài)，可以用 3 位二進制編碼來表示 。 ： 將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真） ： 將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。 劉寶 編碼器和譯碼器的設(shè)計 第 3 頁 共 16 頁 3 3. VHDL 有良好的可讀性，接近高級語言，容易理解。 VHDL 的英文全寫是： VHSIC（ Very High eed Integrated Circuit）Hardware Descriptiong 。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和 可靠性。 編碼器由八 三優(yōu)先編碼器 作為實例代表 ，而譯碼器則包含三 八譯碼器和二 四譯碼器兩個實例模塊組成。 計算機 從先前的采用半導(dǎo)體技術(shù)實現(xiàn)的計算器到現(xiàn)在廣泛應(yīng)用的采用高集成度芯片實現(xiàn)的多功能計算器。課程設(shè)計 采用硬件描述語言 VHDL 把電路 按模塊化方式進行設(shè)計， 然后 進行編程 、時序仿真 和分析 等。以計算機組成原理為指導(dǎo)， 通過學(xué)習(xí)的 VHDL 語言結(jié)合電子電路的設(shè)計知識理論聯(lián)系實際，掌握所學(xué)的課程知識 和 基本單元電路的綜合設(shè)計應(yīng)用。 劉寶 編碼器和譯碼器的設(shè)計 第 2 頁 共 16 頁 2 EDA 技術(shù) 的 特點 采用可編程器件，通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能。 但是，由于它在一定程度上滿足了當(dāng)時的設(shè)計需求，于是他在 1987 年成為 A I/IEEE 的標準（ IEEE STD 10761987）。當(dāng)一個設(shè)計項目定義了外部界面（端口），在其內(nèi)部設(shè)計完成后，其他的設(shè)計就可以利用外部端口直接調(diào)用這個項目。 VHDL 的設(shè)計流程 它主要包括以下幾個步驟： ： 用任何文本編輯器都可以進行，也可以用專用的 HDL 編輯環(huán)境。 器件 劉寶 編碼器和譯碼器的設(shè)計 第 4 頁 共 16 頁 4 3 設(shè)計 規(guī)劃 過程 編碼器 的工作原理 八 三優(yōu)先編碼器輸入信號為 i0， i1， i2， i3， i4， i5， i6和 i7，輸出信號為 aa a0。對于二 四譯碼器來說， 2 位二進制共有 4 種狀態(tài)，所以對應(yīng)的輸出有 4 種狀態(tài)。139。 elsif i(4)=39。then a=010。039。 when 011=dataout=00001000。 圖 二 四譯碼器 工作原理圖 二 四譯碼器由 VHDL 程序來實現(xiàn)，下面是其 中一段 VHDL 關(guān)鍵 代碼 process(i) begin case i is when 00=o=0001。 圖 八 三優(yōu)先編碼器功能時序 仿真圖 對其仿真圖進行仿真分析： gs 為編碼輸出標志， i為輸入信號組，它由 i7i0八個輸入信號組成。 二 四譯碼器仿真及分析 二 四譯碼器由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示 ： 圖 二 四譯碼器功能時序 仿真圖 對其仿真圖進行仿真分析： i為輸入信號組，它由 i[1]i[0]兩個二進制代碼輸入信號組成。 在設(shè)計中要求我要有耐心和毅力，還要細心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。 use 。 if i(7)=39。then a=101。139。 else gs=39。 use 。139。 when 000=dataout=00000001。 o:out std_logic_vector(3 downto 0))。 end process。相反，如果他抓住了主要矛盾，解決問題就變得容易多了。 要事第一 創(chuàng)設(shè)遍及全美的事務(wù)公司的亨瑞。凡事在事業(yè)上有所成就的人，幾乎都是能有效地利用零碎時間的人。 習(xí)慣 1換位思考 在人際的相處和溝通里， “換位思考”扮演著相當(dāng)重要的角色。不斷學(xué)習(xí) 一個人 ,如果每天都能提高