【正文】 形數(shù)據(jù)波形數(shù)據(jù)南昌航空大學學士論文 13 第三章 硬件及外圍電路設計 CPLD 及芯片介紹 CPLD復雜 可編程邏輯器件 ，是從 PAL和 GAL器件發(fā)展出來 的器件，相對而言規(guī)模大，結構復雜，屬于 大規(guī)模集成電路 范圍。 方波和三角波波形 ROM 模塊利用邏輯單元實現(xiàn) ROM 設計，由于正弦查找表較為復雜，用邏輯單元實現(xiàn)數(shù)據(jù)較多，所以 正弦 ROM 采用 LPM_ROM 定制， 完成外圍電路的焊接之后， 通過 Quartus II 把編寫完的程序燒錄入 CPLD芯片，再 通過示波器 對整個波形發(fā)生器進行調(diào)試，使其達到預期的效果。 圖 Quartus II 設計流程圖 圖形或HDL 編輯分析與綜合 適配器 編程文件匯編 編程器設計輸入 綜合或編譯 適配器件仿真下載時序分析器南昌航空大學學士論文 11 圖 上排所示的是 Quartus II 編譯設計的主控界面，它顯示了 Quartus II自動設計的各主要處理環(huán)節(jié)和設計流程，包括設計輸入編輯、設計分析與綜合、適配、編程文件匯編、時序參數(shù)提取以及編程下載幾個步驟。由于其南昌航空大學學士論文 10 可編程特性，可以通過軟件對系統(tǒng)功能進行修改，易于更改和開發(fā)。第二章為系統(tǒng)設計平臺 介紹、系統(tǒng)設計方式及原理框圖概述。仿真結果輸出較高精度、穩(wěn)定的波形信號，可以滿足測量或各種實際需要，方便、簡易實用。 、圖表要求： 1）文字通順，語言流暢，書寫字跡工整，打印字體及大小符合要求，無錯別字，不準請他人代寫 2）工程設計類題目的圖紙，要求部分用尺規(guī)繪制，部分用計算機繪制，所有圖紙應符合國家技術標準規(guī)范。除了文中特別加以標注引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。對本研究提供過幫助和做出過貢獻的個人或集體，均已在文中作了明確的說明并表示了謝意。 涉密論文按學校規(guī)定處理。較傳統(tǒng)的頻率合成技術相比 ,直接頻率合成技術（ Direct Digital Synthesis， 簡稱 DDS），具有頻率分辨率高、頻率轉變速度快、輸出相位連續(xù)、相位噪聲低、可編程和全數(shù)字化、便于集成等突出優(yōu)點 ,使其得到越來越廣泛的應用 ,成為眾多電子系統(tǒng)中不可缺少的組成部分。 并且 在相對帶寬、頻率轉換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化南昌航空大學學士論文 8 等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。 南昌航空大學學士論文 9 第二章 系統(tǒng)概述 系統(tǒng)設計平臺介紹 EDA（ Electronic Design Automation）技術作為現(xiàn)代電子設計技術的核心，它依賴功能強大的計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完 成的設計文件，自動完成邏輯化簡、邏輯分割、邏輯綜合、結構綜合（布局布線），以及邏輯優(yōu)化和仿真測試等項功能，直至實現(xiàn)既定性能的電子線路系統(tǒng)功能。 （ 3） VHDL 具有多層次的設計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。波形數(shù)據(jù)產(chǎn)生器由 數(shù)控分頻、尋址計數(shù)器 、 正弦 ROM、方波 三角波 ROM 構成。 圖 波形數(shù)據(jù)系統(tǒng)框圖 圖中 DFR為數(shù)控分頻器，根據(jù)儀器面板 4 位數(shù)字量開關產(chǎn)生的預置數(shù)據(jù) D輸出不同頻率的時鐘，以改變輸出信號的頻率。 本次設計采用 Altera 公司的 ACEX1K 系列 EP1K10TC1003， 其典型邏輯門數(shù)（包括邏輯門和 RAM）為 10000 門，最大可用系統(tǒng)門數(shù)為 56000 門，邏輯單元（ Logic elements）為 576 個，邏輯陣列模塊（ Logic array blocks）為 36 個，嵌入式陣列模塊（ Embedded array blocks）為 3 個， RAM 總容量為 12288 字節(jié)， EP1K10TC1003 具有 100 個管腳， 除電源引腳、地線引腳、全局控制引腳和 JTAG 引腳外，共提供 了 66 個可用 I/O 腳 ， 這些引腳可以任意配置為輸入、輸出和雙向方式， 芯片的工作電壓為 +5V。 CPLD 及 外圍電路設計 CPLD 主控 電路設計 本次設計主控電路設計基于北京百科融創(chuàng) EDA教學 開發(fā)平臺 ， CPLD芯片為 Altera 公司的 EP1K10TC1003，共 100 個 管腳，提供 66 個 可用 I/O 腳，系統(tǒng)包括控制輸入及波形數(shù)據(jù)輸出，共使用 23 個 I/O 腳，圖 為 CPLD主控芯片管腳分配圖。 波形幅度量化序列經(jīng) D/A轉換后成為階梯波。 數(shù)控分頻模塊尋址計數(shù)模塊360176。 定義內(nèi)部溢出標識 signal temp:std_logic_vector(1 downto 0)。 計數(shù)值為零時，產(chǎn)生溢出信號 else t9:=t91。139。 南昌航空大學學士論文 20 通過 Quartus II 仿真結果如下圖 所示： 圖 數(shù)控分頻器仿真結果 通過以上仿真結果，在分頻數(shù)據(jù)輸入端輸入“ 0011”，實現(xiàn) 2(D+1)分頻，在時鐘信號輸出端 fout，可以看到，該模塊完成了輸入時鐘 8 分頻，此模塊設計符合理論值。)。的相移 , 以形成三相相差為 120176。 加法計滿后，對地址進行取模 end if。 else data=(others=39。 后半個周期作減 1操作 data=addresstemp(7 downto 0)。 在設置完參數(shù)后，選擇“設定波形 ”，再選擇“正弦波”，如圖 示，選擇文件 名“ ”存盤。 最后通過軟件仿真，模塊仿真結果如圖 ： 圖 波形數(shù)據(jù)選擇模塊仿真結果 由仿真結果可以看出，當波形選擇信號輸入“ 10”選擇正弦波輸出時，二選一數(shù)據(jù)選擇模塊輸出 DATA2，即正弦波形 ROM的數(shù)據(jù)，該模塊測試正確。 在檢查完電路后，并沒有漏焊或短接的焊接錯誤， DAC0832芯片的接法也沒有錯誤，一開始以為可能是 方案不對，便將 DAC0832外接的單運放 UA741換成了雙運放 LM324，但仍舊沒有波形輸出，幾次調(diào)試都無果，利用示波器檢查DAC0832的輸出，并沒有錯誤，通過網(wǎng)絡檢查芯片的用法， 又將 UA741從原來的單電源工作改成了雙電源工作，但是出來的波形也很不分辨率不高，波形不穩(wěn)定。 從開始準備，查找資料、確定方案、設計模塊、硬件焊接、仿真調(diào)試到實現(xiàn)課題要求，經(jīng)過幾個月的時間， 設計 結合任 波形發(fā)生器的 產(chǎn)生原理及 直接 頻率 合成技術的理論 ，完成了三相多波形發(fā)生器的功能實現(xiàn)， 歸納起來主要做了如下幾方面的工作： 基于 VHDL 硬件描述語言實現(xiàn) 了 系統(tǒng)中各個模塊的所需功能，并逐個通過仿真 ； 設計了 LPM_ROM 正弦定制 ROM 模塊，實現(xiàn)了正弦波形數(shù)據(jù)存儲 ； 利用 DAC0832 實現(xiàn)了外圍電路的數(shù)模轉換功能 ； 并能通過夠穩(wěn)定輸出多種波形。 最后，再次謝謝在本次設計中幫助支持過本人的老師和同學，謝謝他 們的耐心和熱心！ 南昌航空大學學士論文 37 附錄 實驗模塊仿真圖 。 通過本次畢業(yè)設計， 加深了解了波形發(fā) 生器的市場需求，以及可編程邏輯器件的 電路設計，但在實際的情況中，應該考慮實際需要，多加改善設計方案 ，在實現(xiàn)信號發(fā)生器功能的同時考慮完善方案細節(jié)。在將線路重新連接檢查后，外圍數(shù)模轉換成功實現(xiàn)了波形輸出。 通過 Quartus II對總體模塊進行仿真，其仿真原理圖如圖 ： 南昌航空大學學士論文 30 圖 對總模塊編譯仿真后，其仿真結果如圖 、 、 ： 圖 方波波形數(shù)據(jù)輸出仿真結果 圖 正弦波 波形數(shù)據(jù)輸出仿真結果 圖 三角波 波形數(shù)據(jù)輸出仿真結果 通過仿真結果可以看出，波形數(shù)據(jù)特點以及相位變化 的仿真結果都符合 要求，說明系統(tǒng)設計方案正確可行。 在原理圖編輯窗 ，存盤名為 SIM_ROM1，創(chuàng)建工程后，單擊左下的MegaWizard PlugInManager管理器按鈕，進入圖 LPM模塊調(diào)用編輯： 南昌航空大學學士論文 27 圖 LPM模塊調(diào)用 在完成 LPM_ROM模塊命名后，設置 ROM模塊的參數(shù)設置（圖 ）和初始化文件的配置（圖 ）： 圖 LPM_ROM參數(shù)設置 南昌航空大學學士論文 28 圖 加載初始化配置文件 在 LPM_ROM模塊定制是，加入通過軟件生成的初始化配置文件 文件，通過對正弦 LPM_ROM模塊的仿真，得到如圖 ： 圖 LPM_ROM仿真測試 在 LPM_ROM的仿真波形圖中，隨著 CLK上升沿的出現(xiàn)，對應的波形數(shù)據(jù)輸出與 MIF文件中的取樣數(shù)據(jù)完全吻合。 對 ROM模塊進行仿真，其仿真結果如下圖 、圖 ： 圖 方波存儲 ROM模塊仿真結果 圖 三角波存儲 ROM模塊仿真結果 由 Quartus II中仿真結果可知， 當方波尋址地址計數(shù)至一半時，輸出數(shù)據(jù)從 0跳變值 255，而再經(jīng)過半個尋址周期再從 255跳至 0，如此重復跳變；而選擇三角波輸出時， 當 每次地址加 1的 時候， 輸出八位波形數(shù)據(jù) 開始計數(shù)，從 0加 到 1，然后每來一個 地址 就 加 一次，直到增到 25