【正文】 end 32 else fee[3:0]=fee[3:0]+139。d9) begin fee[15:12] =439。d0。 output[15:0]fee。d1。d9) begin fee[11:8] =439。d0。d29)// 大于 兩 公里的時候 begin distance_enable=139。d1。d0。// 輸出的公里 reg [15:0] distance。 j=0。 clk_800 = ~ clk_800。 end end endmodule //數(shù)碼管分頻模塊 // module div800 (reset,clk_20M, clk_800)。 output clk_10。 reg [32:0] counter。目前 FPGA不但包括了 MCU(微控制器或單片機 )特點，并兼有串行、并行工作方式和高速、高可靠性以及寬口徑實用性等多方面的特點。 3）能顯示行駛公里數(shù)和最后的總費用。 19 圖413 整體頂層模塊設(shè)計電路 20 下載實現(xiàn) 目標芯片選用 Altera公司生產(chǎn)的 FPGA產(chǎn)品 FLEX10K系列中的 EPF10K10，進行管腳分配，下載后，只要在相應(yīng)的輸入端接上標準時鐘頻率 20M和波動開關(guān)，即 start， reset接波動開關(guān)，相應(yīng)的輸出端接上 7個 LED的 7段數(shù)碼顯示管，以及數(shù)碼管選擇端 sel0,sel1,sel2即可顯示出租車的行駛路程和費用。 圖 411 數(shù)碼管 顯示模塊電路 數(shù)碼管顯示仿真 圖 412 數(shù)碼管顯示仿真 當 distance 輸入的是 4210， fee 輸入的是 3175 時，數(shù)碼管的低四位顯示的是費用fee的數(shù)值 3175，數(shù)碼管的高四位顯示的是里程 distance 的數(shù)值 4210，如圖 412 所示 [8]。// 費用的低四位沒有計到 9 加 1 //end begin end//end always endmodule 輸入是時鐘信號 clk_1,復(fù)位信號 reset,里程計費使能信號 en,和出租車行駛信號start,輸出是費用 fee， clk_1 接的是 1Hz 的時鐘信號，一個脈沖信號代表 1 米， 1Hz 脈沖信號是將 20M 的脈沖信號進行 20M 分頻，即 clk_1 每來一個上升沿，出租車行駛了 1公里。d0。d1。其模塊圖如 48所示。 time_enable=1。 計程模塊仿真 圖 46 計程模塊仿真 從波形圖 45 可以看出在時鐘的控制下，當 reset=0 時，復(fù)位，里程計數(shù)歸 0；當reset=1 且 start=1 的時候 distance 開始計數(shù)，當計到大于 2 的時候輸出了distance_enable=1。 end else if(start)// start 高電平有效 begin if(distance[3:0]==9)//判斷 distance 的低四位計到了 9 沒有 begin distance[3:0]=439。當汽車行駛時，路程的計費是按照 1 公里加收 1元，所以給計費模塊在按照里程計費時輸入的是路程分頻模塊的十分頻時鐘信號，即 1Hz 脈沖信號，如圖 42所示。 部分代碼 : …… always(posedge clk_20M) begin if(!reset) begin clk_10=0。 8 ４ 設(shè)計與仿真驗證 該出租車計價器要求實現(xiàn)的功能： 1） 出租車起步價為 元。這種行為描述語言具有以下功能： 1） 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)； 2） 用延遲表達式或事件表達式來明確地控制過程的啟動時間； 3） 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為； 4） 提供了條件如 ifelse,case 等循環(huán)程序結(jié) 構(gòu)； 5） 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（ task）程序結(jié)構(gòu)； 6） 提供了可定義新的操作符的函數(shù)結(jié)構(gòu) (function)。它是目前應(yīng)用最廣泛的一種硬件描述語言。 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。而當車停止的時候通過分頻模塊產(chǎn)生秒脈沖，通過計時要求來產(chǎn)生計費，本設(shè)計重點就在計費模塊的設(shè)計，本系統(tǒng)采用分層次、分模塊的方式設(shè)計，其中行駛路程計數(shù)模塊、等待時間計數(shù)模塊和計費模塊，用來統(tǒng)計路程、等待時間和總費用，數(shù)碼管顯示模塊用來顯示行駛的公里數(shù)和總費用等信息。 圖 23 EDA控制方案 方案總結(jié)：通過各個方案的比較，首先數(shù)字電路控制不實用，不重點考慮，單片機方案雖有較大的活動空間，能實現(xiàn)所要求的功 能而且能在很大的程度上進行擴展功能，雖然還可以方便的對系統(tǒng)進行升級，但考慮到單片機方案軟件設(shè)計調(diào)試較為繁瑣，最大限制還是在與本課程設(shè)計是利用 EDA 技術(shù)實現(xiàn)，另一方面采用可編程邏輯器件設(shè)計，而 EDA 控制方案外圍電路簡單，模塊化設(shè)計方便，原理清晰，速度快，功能強，可靠性高，靈活性強，并且完成和擴展附加功能性強。因此，出租車計價器的研究也是十分有應(yīng)用價值的。出租汽車服務(wù)行業(yè)和出租汽車計價器緊密相關(guān)，因為出租汽車必須安裝出租汽車計價器才能投入營運。 關(guān)鍵詞： FPGA；出租車計價器； Quartus II； Verilog HDL Based on the FPGA Design of Taxi Meter ABSTRACT This article describes the design ideas and methods of the taximeter, through the programmable logic device (FPGA/CPLD). Using programmable logic devices design on the other hand, peripheral circuit is simple, convenient modular design, the principle is clear, fast, strong function, high reliability, strong flexibility, and plete and additional functional extension. This design has realized the taxi meter required some basic functions, such as log, timing, pricing, dynamic display, billing amount fare and mileage charging, waiting for the timing. Through the Quartus II Software Platform， using Verilog HDL language pleted the description and simulation of frequency module, the meter module, Billing module, timing modules, decoding, dynamic scanning display module,for each module are simulated respectively and toplevel module with schematic design , the simulation waveform were analyzed. After download validation hardware, pleted the taxi meter divider module, log module, billing module, timing module, decoding and dynamic scanning display modules designed to achieve. Keywords: FPGA； Taximeter； Quartus II； Verilog HDL 目 錄 1 前言 ................................................................................................................................. 1 課題的來源及意義 ................................................................................................. 1 國內(nèi)外發(fā)展狀況 ...................................................................................................... 1 研究的手段及目標 ................................................................................................. 2 2 總體方案設(shè)計 ............................................................................................................. 3 方案論證與選擇 ...................................................................................................... 3 設(shè)計思想及原理 ...................................................................................................... 4 3 FPGA、 Verilog 及 QuartusⅡ開發(fā)環(huán)境的介紹 ......................................... 6 現(xiàn)場可編程門陣列 FPGA ....................................................................................... 6 硬件描述語言 Verilog HDL ................................................................................ 6 QuartusⅡ開發(fā)環(huán)境 ............................................................................................... 7 4 設(shè)計與仿真驗證 ........................................................................................................ 8 分頻模塊 ..............................................................................