【正文】 0。 qout2 : out std_logic_vector(3 downto 0)。 (5) 版圖生成 用相應的軟件處理后，就可以拿去制版。 (4) VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結 構，也不必管理 最終設計實現的目標器件是什么，而進行獨立的設計。這種將設計實體分成內外部分的概念是 VHDL 系統(tǒng)設計的基本點。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。適配所選定的目標器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標器件系列。 第 2 章開發(fā)工具簡介 3. 1EDA 技術 EDA 是電子設計自動化（ Electronic Design Automation）縮寫，是 90 年代初從 CAD（計算機輔助設計）、 CAM（計算機輔助制造）、 CAT（計算機輔助測試）和 CAE（計算機輔助工程） 的概念發(fā)展而來的。 參考文獻 ........................................... 錯誤 !未定義書簽。 第三章開發(fā)工具簡介 .................................................. 5 3. 1EDA 技術 ........................................................ 5 3. 2 硬件描述語言 — VHDL ............................................. 6 3. 3 VHDL 的設計流程 ................................................ 7 第四章 時鐘設計模塊 ................................. 錯誤 !未定義書簽。 ABSTRACT With the EDAbased CPLD development and application of technology to expand the field of depth, EDA technology in electronic information, munications, automatic control with the importance of puter and other fields have bee increasingly prominent.. As a professional electronics and information science students, we must continue to learn more about the new product information, which requires us to more EDA has a prehensive understanding of。本程序設計的是 基于 VHDL 的數字時鐘 。 第二章 電子鐘的設計要求和工作原理 .................................... 7 設計要求 ....................................... 錯誤 !未定義書簽。 七段顯示譯碼電路 ............................. 錯誤 !未定義書簽。通過實戰(zhàn)，學員可以更好的理解消化課堂知識，工程實踐水平會得到迅速提高。也就是說，綜合器是軟件描述與硬件實現的一座橋梁。 3. 2 硬件描述語言 — VHDL VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。 (3) VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。仿真器仿真。 entity fen60 is port (clk : in std_logic。 begin process(clk,rst) begin if(rst=39。 if tem2=0101 then tem2=0000。 end if。 use 。 architecture behave of fen24 is signal tem1:std_logic_vector(3 downto 0)。139。 if tem2=1001 then tem2=0000。 qout2=tem2。 rst : in std_logic。 sel : out std_logic_vector(7 downto 0) )。 elsif clk39。 when 1=qout=qin2。 when 5=qout=1111。 end case。 entity decode47 is port (qin : in std_logic_vector(3 downto 0)。 use 。039。 case t is when 0 to counter_len/2=qout=39。 6 個數碼管的動態(tài)掃描時鐘 產生 100HZ 的時鐘信號，控制 6 個數碼管的同時顯示 實體名： fen100 功 能：對輸入時鐘進行 24000 分頻，得到 100Hz 信號， 作為數碼顯示管位掃描信號 接 口： clk 時鐘輸入 qout100Hz 輸出信號 library ieee。 architecture behave of fen100 is constant counter_len:intege