【正文】 ble count:integer range 0 to 10:=0。圖 秒計(jì)數(shù)模塊波形仿真該模塊框圖如圖 所示。count:=0。２１圖 小時(shí)低位按鍵控制模塊波形仿真 計(jì)數(shù)模塊該模塊框圖如圖 所示。if count=9 thencount=0000。ARCHITECTURE addram3_architecture OF addram3 ISsignal count:std_logic_vector（3 downto 0）。END addram_architecture。END addram。該模塊的仿真波形如圖 所示。該模塊的時(shí)序仿真圖如圖 所示，滿足設(shè)計(jì)要求。顯示電路原理圖如圖 所示。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，假設(shè)晶振頻率1MHz，經(jīng)過6次十分頻就可以得到秒脈沖信號(hào)。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1HZ 時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定，通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。在對(duì)工程進(jìn)行編譯處理前，必須做好必要的設(shè)置。 、Programmer 和 Altera 硬件編程器對(duì)器件進(jìn)行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。 Synthesis 對(duì)設(shè)計(jì)進(jìn)行綜合。 [6]QuartusII 圖形用戶界面的基本設(shè)計(jì)流程如下： New Project Wizard（File 菜單）建立新工程并指定目標(biāo)器件或器件系列。圖 上排所示的是 QuartusII 編譯設(shè)計(jì)主控界面，它顯示了 QuartusII 自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。QuartusII 軟件完全支持 VHDL 設(shè)計(jì)流程，其內(nèi)部嵌有VHDL 邏輯綜合器。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。 [5] 系統(tǒng)劃分編譯器代碼級(jí)功能仿真綜合器適配前時(shí)序仿真適配器CPLD/FPGA 實(shí)現(xiàn)適配后仿真模型適配后時(shí)序仿真適配報(bào)告ASIC 實(shí)現(xiàn)VHDL 代碼或圖形方式輸入仿真綜合庫(kù)器件編程文件８ CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 FPGA 開發(fā)編程原理硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì)PCB并最終形成樣機(jī)。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫(kù)的支持可編程開關(guān)矩輸入輸出模塊互連資源CLB CLB CLB CLBCLB CLB BCLB CLB CLBCLB矩CLBCLBCLB塊CLBCLB CLB BCLB CLBCLBCLB CLB CLB７下才能完成。流程說明：“ 自頂向下” 的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負(fù)載能力。邏輯函數(shù)發(fā)生器H 有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’ 和F’ ，而另一個(gè)輸入信號(hào)是來自信號(hào)變換電路的輸出H1。FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。校對(duì)時(shí)間由 15 矩形鍵盤進(jìn)行控制，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。 課題研究的必要性現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷巩a(chǎn)品的性能提高，體積縮小，功耗降低，同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。在控制系統(tǒng)中，鍵盤是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所對(duì)應(yīng)的功能。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（electronic design automatic, EDA）技術(shù)。因此研究數(shù)字鐘以及擴(kuò)大其應(yīng)用有著非常現(xiàn)實(shí)的意義。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求，多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。使用CPLD/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。CLB 中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’、F’和H ’。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。緩沖器的輸出分成兩路：一路可以直接送到MUX ，另一路延時(shí)幾個(gè)納秒（或者沒有延時(shí)）后送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。QuartusII 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境，Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。編譯器包括的功能模塊有分析/ 綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊、EDA 網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。4.（可選）使用 SOPC Builder 或 DSP Builder 建立系統(tǒng)級(jí)設(shè)計(jì)。此文件夾將被 EDA 軟件默認(rèn)為工作庫(kù)。１２圖 全編譯后出現(xiàn)報(bào)錯(cuò)信息如果編譯成功，可以見到如圖 所示的工程管理窗口左上角顯示了工程（例如工程 div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等；最下欄是編譯處理信息；中欄式編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。 [7]EP1C3T144 引腳圖如圖 所示。圖 秒信號(hào)產(chǎn)生電路框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供了一個(gè)頻率穩(wěn)定準(zhǔn)確的 20MHZ的方波信號(hào)，其輸出至分頻電路。圖 消抖邏輯框圖該模塊在這里實(shí)現(xiàn)的比較簡(jiǎn)單，原理是當(dāng)有按鍵按下的時(shí)候，inkey 會(huì)變成低電平，如果此時(shí) count 不為 30 時(shí)，內(nèi)部計(jì)數(shù)器計(jì)數(shù)，從 0 直到 30，當(dāng)計(jì)數(shù)到30 時(shí)，okey 輸出底電平，同時(shí)給計(jì)數(shù)器賦值為 30。b 圖中的 flag 是判斷小時(shí)高位是 1 還是 2 的信號(hào)，若為 1，則 flag 信號(hào)為低電平；若為 2，則 flag 信號(hào)為高電平。end if。flag : IN STD_LOGIC。elsecount=count+1。END addram3_architecture。ARCHITECTURE sec_architecture OF second IS２２BEGINk1:process（clk_1s）variable count:integer range 0 to 100:=0。end if。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。elsif rising_edge（clk_1s ） thenif count=9 thenos=39。end if。iset : IN STD_LOGIC。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。count:=0。end if。flag: OUT STD_LOGIC）。139。elsif count=1 thenflag=39。end if。 led : OUT STD_LOGIC_vector（7 downto 0 ））。 when 0100=led=10011001。 end process。模塊組件如圖 所示。end if。a=clk1k and not（d）。學(xué)會(huì)了利用 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。，若先調(diào)整時(shí)低位，后調(diào)整時(shí)高位，會(huì)出現(xiàn) 24 到 29 這樣的不正常點(diǎn)數(shù)。 主要參考文獻(xiàn)[1] 王紫婷，吳蓉 ，張彩珍，EDA 技術(shù)與應(yīng)用，蘭州大學(xué)出版社， 2022[2] 潘松，黃繼業(yè)，EDA 技術(shù)實(shí)用教程，北京科學(xué)出版社，2022[3] 崔葛，基于 FPGA 的數(shù)字電路系統(tǒng)設(shè)計(jì)，西安電子科技大學(xué)出版社，2022[4] 王開軍，姜宇柏，面向 CPLD/FPGA 的 VHDL 設(shè)計(jì)，機(jī)械工業(yè)出版社， 2022[5] 畢滿清，電子技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)，機(jī)械工業(yè)出版社，2022[6] 呂思忠，數(shù)子電路實(shí)驗(yàn)與課程設(shè)計(jì)，哈爾濱工業(yè)大學(xué)出版社，2022[7] 謝自美，電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試，華中理工大學(xué)出版社，2022。３２展望本設(shè)計(jì)中雖然有控制鍵對(duì)時(shí)鐘進(jìn)行控制，但是用到的按鍵略多，在實(shí)際應(yīng)