基于vhdl的數(shù)字電子鐘的設(shè)計(jì)(完整版)
【正文】 nal enhour_1,enhour_2:std_logic。event and clk=39。 end if。 end process。 entity hour is port(clk,reset:in std_logic。 elsif(clk39。 end if。 second_daout,minute_daout:out std_logic_vector(6 downto 0)。 enhour:out std_logic。 u2:minute port map(clk=enmin_re, reset=reset, clk1=clk, sethour=sethour, enhour=enhour_re, daout=minute_daout)。 參考 文獻(xiàn) : [1] 江國(guó)強(qiáng) ， EDA 技術(shù)及應(yīng)用 — 2版 [M]． 北京：電子工業(yè)出版社， [2] 杜玉遠(yuǎn)． EDA設(shè)計(jì)快速入門圓 [M]．電子世界， 2020,(1):24 [3] 劉寶琴 ,ALTERA 可編程邏輯器件及其應(yīng)用 [M].北京 :清華大學(xué)出版社 ,1995. [4] 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京：科學(xué)出版社 ,2020 結(jié)語 ： 基于 EDA 技術(shù)的現(xiàn)場(chǎng)可編程門陣列 FPGA 集成度高 ,結(jié)構(gòu)靈活 ,設(shè)計(jì)方法多樣 ,開發(fā)周期短 ,調(diào)試方便 ,修改容易 ,應(yīng)用領(lǐng)域極為廣泛。本實(shí)驗(yàn)運(yùn)用的芯片是 EPF10K10LC844,還有利用了 6個(gè) LED顯示，分別顯示時(shí)、分、秒各兩個(gè)，沒有利用譯碼器，利用的 LED 是 8 引腳的。 daout:out std_logic_vector(5 downto 0))。 daout:out std_logic_vector(6 downto 0)。 CLOCK_TOP 模塊：用來對(duì)元件進(jìn)行例化，以及對(duì) 端口進(jìn)行映射。 else count=000000。 begin daout=count。 HOUR 模塊的時(shí)鐘由 SETHOUR 和 MINUTE 記到 60 的進(jìn)位兩部分組成。after 100 ns。count=0000000。 process(clk,reset,sethour) begin if(reset=39。 enhour:out std_logic。 模塊：用來對(duì)分進(jìn)行計(jì)時(shí)，當(dāng)記到計(jì)數(shù)器的低四位為 1001 時(shí)，若高三位不是 101 時(shí)，則分計(jì)數(shù)器加 7，目的是使計(jì)數(shù)值變?yōu)?BCD碼。 enmin_1=39。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enmin_1=39。 enmin_2=(setmin and clk)。 use 。 （１）ｓｅｃｏｎｄ（秒） ６０進(jìn)制ＢＣＤ碼計(jì)數(shù) （２）ｍｉｎｕｔｅ（分） ６０進(jìn)制ＢＣＤ碼計(jì)數(shù) （３）ｈｏｕｒ （時(shí)） ２４進(jìn)制ＢＣＤ碼計(jì)數(shù) （４） ｃｌｏｃｋ ｔｏｐ 頂層設(shè)計(jì) 同時(shí)整個(gè)計(jì)數(shù)器有清零，調(diào)時(shí)，調(diào)分功能。因此，一個(gè)基本的數(shù)字鐘電路主要由 “ 時(shí) ”“ 分 ”“ 秒 ” 計(jì)數(shù)器校時(shí)電路組成。 3. 掌握 CPLD 技術(shù)的層次化設(shè)計(jì)方法。 EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語言和 EDA 軟件平臺(tái)來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。 EDA是在 20世紀(jì) 90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì) 算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來的。 4. 了解軟件的元件管理含義以及模塊元件之間的連接概念。將標(biāo)準(zhǔn)秒信號(hào)送入 “ 秒計(jì)數(shù)器 ” ， “ 秒計(jì)數(shù)器 ” 采用 60進(jìn)制計(jì)數(shù)器，每累加60 秒發(fā)送一個(gè) “ 分脈沖 ” 信號(hào)，該信號(hào)將被送到 “ 時(shí)計(jì)數(shù)器 ” 。 ２．端口引腳名稱 輸入 ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ 輸出 ｓｅｃｏｎｄ — ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ， ｈｏｕｒ－ｄａｏｕｔ 五．設(shè)計(jì)原理圖 cl kr e se tse t m i ne n m i nd a o u t [ 6 . . 0 ]cl kcl k 1r e se tse t h o u renhourd a o u t [ 6 . . 0 ]cl kr e se td a o u t [ 5 . . 0 ]s e co n d : u 1h o u r: u 3cl kre s e ts e t m i ns e t h o u rs e co n d _ d a o u t [ 6 . . 0 ]m i n u t e _ d a o u t [ 6 . . 0 ]h o u r_ d a o u t [ 5 . . 0 ]m i n u t e : u 2 輸入： CLK— 時(shí)鐘脈沖， RESET—
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