【正文】 article describes the design of a traffic light system is based on EDA technology ideas and using digital methods of signal control intersection traffic signal state transition, mand vehicles and pedestrians safe passage, implementation of intersection traffic management automation.Design and implementation of traffic light controller with VHDL the system for structural analysis, using topdown hierarchical design method, gives a VHDL program modules, and applications using Quartus II simulation, have e to the corresponding simulation design with VHDL language, should be fully aware of the features of VHDL language, from the design, use statement, and description of the superior aspects of optimized circuit optimization design of circuits, programmable logic chip can use smaller, thus reducing system costs.Keywords: traffic light VHDL simulation目 錄 一 前言…………………………………………………………………… 1 研究背景……………………………………………………………… 1 研究目的……………………………………………………………… 1 二 EDA技術(shù)與VHDL語言…………………………………………… 3 EDA技術(shù)及其發(fā)展……………………………………………………3 EDA與傳統(tǒng)電子設計方法的比較及優(yōu)點……………………… 4 VHDL系統(tǒng)概述…………………………………………………………5 三 交通燈系統(tǒng)的設計…………………………………………………7 紅綠燈交通信號系統(tǒng)功能描述……………………………………7 系統(tǒng)的模塊設計…………………………………………………… 8 時鐘脈沖發(fā)生電路……………………………………………… 8 計數(shù)秒數(shù)選擇電路……………………………………………… 9 倒計時控制電路………………………………………………… 10 紅綠燈信號控制電路……………………………………………11 交通燈系統(tǒng)描述………………………………………………… 12 四 總結(jié)……………………………………………………………………15 參考文獻……………………………………………………………………16 附錄………………………………………………………………………… 17一 前言 研究背景 自從1858年英國人發(fā)明了原始的機械扳手交通燈之后，隨后的一百多年里，交通燈改變了交通路況，也在人們?nèi)粘Ｉ钪姓紦?jù)了重要地位，隨著人們社會活動日益增加，經(jīng)濟發(fā)展，汽車數(shù)量急劇增加，城市道路日漸擁擠，交通燈更加顯示出了它的功能，使得交通得到有效管制，對于交通疏導，提高道路導通能力，減少交通事故起到了顯著的效果。對交叉口實行科學的管理與控制是交通控制工程的重要研究課題，是保障交叉口的交通安全和充分發(fā)揮交叉口的通行能力的重要措施，是解決城市交通問題的有效途徑。如，基于時間分布的交通控制系統(tǒng)設計，它將一天分為N個不同的時間區(qū)間，應用計算機算出各個交通路口各時間段信號燈的最佳周期，在不同的時間區(qū)間賦予交通信號控制器不同的周期，以對應交通流量隨時間的分布[2]。在仿真和設計兩方面支持標準硬件描述語言的功能越來越強大，軟硬件技術(shù)也進一步得到了融合，在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設計應用領(lǐng)域得到了進一步的肯定，使得復雜電子系統(tǒng)的設計和驗證趨于簡單化。盡管目標系統(tǒng)是硬件，但整個設計和修改過程如同完成軟件設計一樣方便和高效。(3)軟件開發(fā)工具。PLD的這些優(yōu)點使得PLD技術(shù)在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言(HDL)的進步[9]。由于可編程邏輯器件性能價格比的不斷提高，開發(fā)軟件功能的不斷完善，而且由于用EDA技術(shù)設計電子系統(tǒng)具有用軟件的方式設計硬件。它在80年代的后期出現(xiàn)。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。 （3）VHDL語言的數(shù)據(jù)類型豐富語法嚴格清晰,串行和并行通用,物理過程清楚。 （4） 對于用 VHDL 完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把 VHDL 描述設計轉(zhuǎn)變成門級網(wǎng)表。描述方法的合理選用 用 VHDL進行設計，其最終綜合出的電路的復雜程度除取決于設計要求實現(xiàn)的功能的難度外，還受設計工程師對電路的描述方法的影響。能實現(xiàn)總體清理功能，計數(shù)器由初始狀態(tài)開始計數(shù)，對應狀態(tài)的指示燈亮。因此，為了避免意外事件的發(fā)生，電路必須給出一個穩(wěn)定的時鐘（clock）才能讓系統(tǒng)正常的工作。常數(shù)的定義和設置主要是為了使程序更容易閱讀和修改，只要改變了常量的數(shù)值，使用到該常數(shù)的地方都會隨著更新而使用新的常數(shù)值。因此,計數(shù)秒數(shù)選擇電路最主要的功能就是負責輸出顯示器需要的數(shù)值（即倒數(shù)的秒數(shù)值），作為倒計時顯示器電路的計數(shù)秒數(shù)。例如：南北方向綠燈，車輛處于正常行駛中，東西方向紅燈，車輛處于等待中，若南北方向行駛的車輛看到倒計時顯示器上可以通行的時間很短，可能就會放慢速度等待下一次通行，這樣在東西方向綠燈時，車輛就能夠正常行駛，不會為等待南北方向強行的車輛而耽誤更多的時間。 圖37是倒計時控制電路通過Quartus II軟件仿真得到的仿真波形圖。圖38 紅綠燈信號控制電路模塊圖系統(tǒng)輸入信號：clk：由外部信號發(fā)生器提供1kHZ的時鐘信號；reset：系統(tǒng)內(nèi)部自復位信號；ena_scan：接收由時鐘發(fā)生電路提供的250Hz的時鐘脈沖信號；ena_1hz：接收由時鐘發(fā)生電路提供的1Hz的脈沖信號；flash_1hz：接收由時鐘發(fā)生電路提供的1Hz的脈沖時鐘信號；a_m：手動、自動切換按鈕（1：自動、0：手動）；st_butt： 紅綠燈狀態(tài)切換按鈕（在手動操作下，每按一次按鈕就變換一個狀態(tài)）；next_state：接收由倒計時控制電路提供的下一個狀態(tài)的觸發(fā)信號。本文采用VHDL輸入法來設計。通過此次設計，我對于VHDL硬件描述語言有了更深入地了解，也在原來所學的理論基礎(chǔ)上得到了進一步地應用。use 。constant scan_val:positive:=4。beginprocess(reset,clk)begin if reset=39。) then if clk_scan_ff=scan_val1 then clk_scan_ff=00。end process。 clk_2hz_ff=0000000。139。 end if。 elsif (clk39。 sign_state=“000”時，南北方向綠燈亮25s。 sign_state=“100”時，東西方向黃燈亮5s。entity hld2 isport(reset:in std_logic。constant yellowew_time:integer:=5。 elsif (clk39。 when 001=load=conv_std_logic_vector(yellowsn_time,8)。 end if。東西方向綠燈設定為25s。139。 then if (recount=39。 when 2=led(24 downto 0)=1110000000000000000000000。use 。 next_state:out std_logic)。event and clk=39。 end if。 when 6=led(24 downto 0)=1111111000000000000000000。 when 14=led(24 downto 0)=1111111111111110000000000。 when 22=led(24 downto 0)=1111111111111111111111100。139。 clk:in std_logic。 sign_state:out std_logic_vector(2 downto 0)。signal light:std_logic_vector(5 downto 0)。039。039。 end if。139。) then if (next_state=39。 state=rewgsn。) then recount=39。 end if。139。039。 else recount=39。 and ena_1hz=39。 else recount=39。) then if (st_transfer=39。 end if。139。039。 else recount=39。039。yellow=light(3 downto 2) and (flash_1hz amp。 ena_scan:out std_logic。 sign_state:in std_logic_vector(2 downto 0)。 led:out std_logic_vector(24 downto 0)。 a_m:in std_logic。end ponent。 clk:in std_logic。 yellow:out std_logic_vector(1 downto 0)。signal sign_state_1:std_logic_vector(2 downto 0)。sign_state=sign_state_1。beginu1:hld1 portmap(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1)。end。 st_butt:in std_logic。系統(tǒng)的VHDL程序如下：library ieee。 next_state:in std_logic。end ponent。end ponent。 flash_1hz:out std_logic)。green=light(1 downto 0)。 end case。 state=rewgsn。139。 sign_state=001。139。) then state=gewrsn。 state=gewrsn。) then if (next_state=39。 state=gewrsn。139。 sign_state=101。139。 state=rewgsn。 elsif (a_m=39。) then recount=39。event and clk=39。end process。 st_transfer=39。event and clk=39。beginif (st_butt=39。 green:out std_logic_vector(1 downto 0)。 ena_1hz:in std_logic。039。 when 24=led(24 do