【正文】 article describes the design of a traffic light system is based on EDA technology ideas and using digital methods of signal control intersection traffic signal state transition, mand vehicles and pedestrians safe passage, implementation of intersection traffic management automation.Design and implementation of traffic light controller with VHDL the system for structural analysis, using topdown hierarchical design method, gives a VHDL program modules, and applications using Quartus II simulation, have e to the corresponding simulation design with VHDL language, should be fully aware of the features of VHDL language, from the design, use statement, and description of the superior aspects of optimized circuit optimization design of circuits, programmable logic chip can use smaller, thus reducing system costs.Keywords: traffic light VHDL simulation目 錄 一 前言…………………………………………………………………… 1 研究背景……………………………………………………………… 1 研究目的……………………………………………………………… 1 二 EDA技術(shù)與VHDL語(yǔ)言…………………………………………… 3 EDA技術(shù)及其發(fā)展……………………………………………………3 EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較及優(yōu)點(diǎn)……………………… 4 VHDL系統(tǒng)概述…………………………………………………………5 三 交通燈系統(tǒng)的設(shè)計(jì)…………………………………………………7 紅綠燈交通信號(hào)系統(tǒng)功能描述……………………………………7 系統(tǒng)的模塊設(shè)計(jì)…………………………………………………… 8 時(shí)鐘脈沖發(fā)生電路……………………………………………… 8 計(jì)數(shù)秒數(shù)選擇電路……………………………………………… 9 倒計(jì)時(shí)控制電路………………………………………………… 10 紅綠燈信號(hào)控制電路……………………………………………11 交通燈系統(tǒng)描述………………………………………………… 12 四 總結(jié)……………………………………………………………………15 參考文獻(xiàn)……………………………………………………………………16 附錄………………………………………………………………………… 17一 前言 研究背景 自從1858年英國(guó)人發(fā)明了原始的機(jī)械扳手交通燈之后，隨后的一百多年里，交通燈改變了交通路況，也在人們?nèi)粘Ｉ钪姓紦?jù)了重要地位，隨著人們社會(huì)活動(dòng)日益增加，經(jīng)濟(jì)發(fā)展，汽車數(shù)量急劇增加，城市道路日漸擁擠，交通燈更加顯示出了它的功能，使得交通得到有效管制，對(duì)于交通疏導(dǎo)，提高道路導(dǎo)通能力，減少交通事故起到了顯著的效果。對(duì)交叉口實(shí)行科學(xué)的管理與控制是交通控制工程的重要研究課題，是保障交叉口的交通安全和充分發(fā)揮交叉口的通行能力的重要措施，是解決城市交通問(wèn)題的有效途徑。如，基于時(shí)間分布的交通控制系統(tǒng)設(shè)計(jì)，它將一天分為N個(gè)不同的時(shí)間區(qū)間，應(yīng)用計(jì)算機(jī)算出各個(gè)交通路口各時(shí)間段信號(hào)燈的最佳周期，在不同的時(shí)間區(qū)間賦予交通信號(hào)控制器不同的周期，以對(duì)應(yīng)交通流量隨時(shí)間的分布[2]。在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能越來(lái)越強(qiáng)大，軟硬件技術(shù)也進(jìn)一步得到了融合，在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到了進(jìn)一步的肯定，使得復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單化。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改過(guò)程如同完成軟件設(shè)計(jì)一樣方便和高效。(3)軟件開(kāi)發(fā)工具。PLD的這些優(yōu)點(diǎn)使得PLD技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語(yǔ)言(HDL)的進(jìn)步[9]。由于可編程邏輯器件性能價(jià)格比的不斷提高，開(kāi)發(fā)軟件功能的不斷完善，而且由于用EDA技術(shù)設(shè)計(jì)電子系統(tǒng)具有用軟件的方式設(shè)計(jì)硬件。它在80年代的后期出現(xiàn)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 （3）VHDL語(yǔ)言的數(shù)據(jù)類型豐富語(yǔ)法嚴(yán)格清晰,串行和并行通用,物理過(guò)程清楚。 （4） 對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。描述方法的合理選用 用 VHDL進(jìn)行設(shè)計(jì)，其最終綜合出的電路的復(fù)雜程度除取決于設(shè)計(jì)要求實(shí)現(xiàn)的功能的難度外，還受設(shè)計(jì)工程師對(duì)電路的描述方法的影響。能實(shí)現(xiàn)總體清理功能，計(jì)數(shù)器由初始狀態(tài)開(kāi)始計(jì)數(shù)，對(duì)應(yīng)狀態(tài)的指示燈亮。因此，為了避免意外事件的發(fā)生，電路必須給出一個(gè)穩(wěn)定的時(shí)鐘（clock）才能讓系統(tǒng)正常的工作。常數(shù)的定義和設(shè)置主要是為了使程序更容易閱讀和修改，只要改變了常量的數(shù)值，使用到該常數(shù)的地方都會(huì)隨著更新而使用新的常數(shù)值。因此,計(jì)數(shù)秒數(shù)選擇電路最主要的功能就是負(fù)責(zé)輸出顯示器需要的數(shù)值（即倒數(shù)的秒數(shù)值），作為倒計(jì)時(shí)顯示器電路的計(jì)數(shù)秒數(shù)。例如：南北方向綠燈，車輛處于正常行駛中，東西方向紅燈，車輛處于等待中，若南北方向行駛的車輛看到倒計(jì)時(shí)顯示器上可以通行的時(shí)間很短，可能就會(huì)放慢速度等待下一次通行，這樣在東西方向綠燈時(shí)，車輛就能夠正常行駛，不會(huì)為等待南北方向強(qiáng)行的車輛而耽誤更多的時(shí)間。 圖37是倒計(jì)時(shí)控制電路通過(guò)Quartus II軟件仿真得到的仿真波形圖。圖38 紅綠燈信號(hào)控制電路模塊圖系統(tǒng)輸入信號(hào)：clk：由外部信號(hào)發(fā)生器提供1kHZ的時(shí)鐘信號(hào)；reset：系統(tǒng)內(nèi)部自復(fù)位信號(hào)；ena_scan：接收由時(shí)鐘發(fā)生電路提供的250Hz的時(shí)鐘脈沖信號(hào)；ena_1hz：接收由時(shí)鐘發(fā)生電路提供的1Hz的脈沖信號(hào)；flash_1hz：接收由時(shí)鐘發(fā)生電路提供的1Hz的脈沖時(shí)鐘信號(hào)；a_m：手動(dòng)、自動(dòng)切換按鈕（1：自動(dòng)、0：手動(dòng)）；st_butt： 紅綠燈狀態(tài)切換按鈕（在手動(dòng)操作下，每按一次按鈕就變換一個(gè)狀態(tài)）；next_state：接收由倒計(jì)時(shí)控制電路提供的下一個(gè)狀態(tài)的觸發(fā)信號(hào)。本文采用VHDL輸入法來(lái)設(shè)計(jì)。通過(guò)此次設(shè)計(jì)，我對(duì)于VHDL硬件描述語(yǔ)言有了更深入地了解，也在原來(lái)所學(xué)的理論基礎(chǔ)上得到了進(jìn)一步地應(yīng)用。use 。constant scan_val:positive:=4。beginprocess(reset,clk)begin if reset=39。) then if clk_scan_ff=scan_val1 then clk_scan_ff=00。end process。 clk_2hz_ff=0000000。139。 end if。 elsif (clk39。 sign_state=“000”時(shí)，南北方向綠燈亮25s。 sign_state=“100”時(shí)，東西方向黃燈亮5s。entity hld2 isport(reset:in std_logic。constant yellowew_time:integer:=5。 elsif (clk39。 when 001=load=conv_std_logic_vector(yellowsn_time,8)。 end if。東西方向綠燈設(shè)定為25s。139。 then if (recount=39。 when 2=led(24 downto 0)=1110000000000000000000000。use 。 next_state:out std_logic)。event and clk=39。 end if。 when 6=led(24 downto 0)=1111111000000000000000000。 when 14=led(24 downto 0)=1111111111111110000000000。 when 22=led(24 downto 0)=1111111111111111111111100。139。 clk:in std_logic。 sign_state:out std_logic_vector(2 downto 0)。signal light:std_logic_vector(5 downto 0)。039。039。 end if。139。) then if (next_state=39。 state=rewgsn。) then recount=39。 end if。139。039。 else recount=39。 and ena_1hz=39。 else recount=39。) then if (st_transfer=39。 end if。139。039。 else recount=39。039。yellow=light(3 downto 2) and (flash_1hz amp。 ena_scan:out std_logic。 sign_state:in std_logic_vector(2 downto 0)。 led:out std_logic_vector(24 downto 0)。 a_m:in std_logic。end ponent。 clk:in std_logic。 yellow:out std_logic_vector(1 downto 0)。signal sign_state_1:std_logic_vector(2 downto 0)。sign_state=sign_state_1。beginu1:hld1 portmap(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1)。end。 st_butt:in std_logic。系統(tǒng)的VHDL程序如下：library ieee。 next_state:in std_logic。end ponent。end ponent。 flash_1hz:out std_logic)。green=light(1 downto 0)。 end case。 state=rewgsn。139。 sign_state=001。139。) then state=gewrsn。 state=gewrsn。) then if (next_state=39。 state=gewrsn。139。 sign_state=101。139。 state=rewgsn。 elsif (a_m=39。) then recount=39。event and clk=39。end process。 st_transfer=39。event and clk=39。beginif (st_butt=39。 green:out std_logic_vector(1 downto 0)。 ena_1hz:in std_logic。039。 when 24=led(24 do