【正文】 (others=39。039。039。139。 blink_clk=not blink_clk。039。 end case。 when 000110 = d=011110。 when 110100 = d=011101。 when 010100 = d=011101。)。 end if。BEGIN process(mode) begin if (clr=39。signal Hour, Min, Sec,Year,Mon,Day,d: std_logic_vector(5 downto 0)。動態(tài)顯示模塊是對計數(shù)器的計數(shù)進行譯碼，送到LED顯示。，仿真過程不涉及具體器件的硬件特性，是較為粗略的。 HDL代碼，這是設計中最為普遍的輸入方式。(3) 可編程互連資源IR。IOB提供了器件引腳和內部邏輯陣列之間的連接。這個函數(shù)發(fā)生器能實現(xiàn)3輸入變量的各種組合函數(shù)。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）[2]。三、FPGA簡介 FPGA概述“FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。(2)采用硬件描述語言進行設計。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。美國Altera公司的可編程邏輯器件采用全新的結構和先進的技術，加上MaxplusII(或最新的QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設計。前者具有很強大的功能，覆蓋面廣，描述能力強，支持門級電路的描述，也支持以寄存器、存儲器、總線及其運算單元等構成的寄存器傳輸級電路的描述，還支持以行為算法和結構的混合描述為對象的系統(tǒng)級電路的描述。本設計采用EDA技術，以硬件描述語言verilog HDL和VHDL為系統(tǒng)邏輯描述手段設計文件，在Quartus II工具軟件環(huán)境下，采用自頂向下的設計方法，由各個基本模塊共同構建了一個基于KH310開發(fā)工具的萬年歷。從計算機到手機，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設備，從工業(yè)自動化到航天技術，都盡可能的采用了數(shù)字電子技術。它與傳統(tǒng)的電子產(chǎn)品在設計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷巩a(chǎn)品的性能提高，體積縮小，功耗降低。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。 “EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀60年代中期從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的[1]。EDA工具已經(jīng)成為現(xiàn)代電路設計師的重要武器，正在發(fā)揮著越來越重要的作用。(3)開放性和標準化?！癋PGA的邏輯是通過向內部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程[2]。G有4個輸入變量GGG3和G4；F也有4個輸入變量FFF3和F4。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應的組合邏輯函數(shù)輸出。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。高層次設計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉換成針對某種工藝優(yōu)化的網(wǎng)絡表，使工藝轉化變得輕而易舉。一般情況下，這一仿真步驟可略去。如果仿真結果達不到設計要求，就修改verilog HDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求。 seg7, segctr :out std_logic_vector(7 downto 0) )。 ponent BCD port(DataIn : in std_logic_vector(5 downto 0)。139。)。 end process。 when 101000 = d=011101。 when 000011 = d=011111。 when 001011 = d=011110。) then blink_clk=39。) then if (blink_t=11000011010011) then blink_t:=(others=39。 end process。 Mon=000000。event and clk=39。 if (Min=59) then Min=(others=39。 if (Year=63) then Year=000001。 end if。139。 else Year=Year+1。) then if set_reg=39。 end if。)then if (set=39。 end if。039。 end if。139。 end if。 then set_reg=39。 else set_reg=39。 HBCD : BCD port map(Hour, BCDH)。139。event and clk=39。 blink(2))。 when 001 = if(k=39。blink(2) amp。139。blink(1))。 blink(1))。 when 101 = segDat=1010。 segctr=00000010。139。 blink(0) amp。 process(segDat) begin case segDat is when 0000 = seg7=11111100。 when 1000 = seg7=11111110。 input[5:0] DataIn。B0000_0010。B0000_0110。B0001_0000。B0001_0100。B0001_1000。B0010_0010。B0010_0110。B0011_0000。B0011_0100。B0011_1000。B0100_0010。B0100_0110。B0101_0000。B0101_0100。B0101_1000。B0110_0010。B0110_0110。B0111_0000。B0111_0100。B0111_1000。B1000_0010。B1000_0110。B1001_0000。B1001_0100。B1001_1000。因此，我們選擇了第二套方案，依據(jù)KH310系統(tǒng)的使用手冊，最終順利完成實訓?？傊?，謝謝王俊林老師的耐心指導。設計的過程變的相對簡單，容易修改等優(yōu)點，相信隨著電子技術的發(fā)展，萬年歷的功能會更加多樣化，滿足人們的各種需要。B1001_1001。B1001_0101。B1001_0001。B1000_0111。B1000_0011。B0111_1001。B0111_0101。B0111_0001。B0110_0111。B0110_0011。B0101_1001。B0101_0101。B0101_0001。B0100_0111。B0100_0011。B0011_1001。B0011_0101。B0011_0001。B0010_0111。B0010_0011。B0001_1001。B0001_0101。B0001_0001。B0000_0111。B0000_0011。 reg[7:0] BCDOut。 when 1010 = seg7=00000010。 when 0010 = seg7=11011010。 segctr=00000001。blink(0)amp。 blink(0)amp。 when 110= if(k=39。 else segDat=BCDM(3 downto 0) or (blink(1)amp。 end if。blink(1)amp。 blink(2))。)then segDat=BCDN(3 downto 0) or (blink(2)amp。 else segDat=BCDH(7 downto 4) or (blink(2)amp。) then t:=t+1。039。 SBCD : BCD port map(Sec, BCDS)。 end if。 if (Sec=59) then Sec=(others=39。039。039。039。139。 else set_reg=39。) then if set_reg=39。 else set_reg=39。 then