【正文】 ；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另一個輸入信號是來自信號變換電路的輸出H1。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。 現(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。這樣就可以實現(xiàn)各種EDA工具的優(yōu)化組合，并集成在一個易于管理的統(tǒng)一環(huán)境下，實現(xiàn)資源共享。采用HDL語言設(shè)計的突出優(yōu)點是：語言的公開性和利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用，交流，保存和修改等。為了能更好地支持自頂向下的設(shè)計方法，現(xiàn)代的EDA工具能夠在系統(tǒng)進行綜合和優(yōu)化，這樣就縮短了設(shè)計的周期，提高了設(shè)計效率。EDA技術(shù)使得電子電路設(shè)計者的工作僅限于利用硬件描述語言和EDA軟件平臺來完成對系統(tǒng)硬件功能的實現(xiàn)，極大地提高了設(shè)計效率，縮短了設(shè)計周期，節(jié)省了設(shè)計成本。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。因此，研究數(shù)字鐘及擴大其應(yīng)用，有著非常現(xiàn)實的意義。數(shù)字化的鐘表給人們帶來了極大的方便。如今的時代是科技是第一生產(chǎn)力的時期。EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。本設(shè)計將從EDA中FPGA嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實際出發(fā)，通過對該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設(shè)計——萬年歷的設(shè)計與實現(xiàn)的必要性。 本設(shè)計采用的VHDL和Verilog HDL是兩種應(yīng)用最為廣泛硬件描述語言。關(guān)鍵字：VHDL Verilog HDL EDA 萬年歷 目錄一、緒論.......................................................................1............................................................................................1 .........................................................................1............................................................................2................................................................................3二、EDA技術(shù)..............................................................4 EDA概述...........................................................................................4.......................................................................................4 EDA的特點.......................................................................................5三、FPGA簡介...........................................................7 FPGA概述.........................................................................................7 FPGA開發(fā)編程原理.........................................................................7.................................................................................8 FPGA系統(tǒng)設(shè)計流程......................................................................10四、萬年歷設(shè)計方案..................................................13..................................................................................13 實驗程序........................................................................................13 實驗連接........................................................................................34 實驗仿真與實現(xiàn).............................................................................35五、實驗結(jié)論與研究展望..........................................37..........................................................................................37..........................................................................................37致謝............................................................................38參考文獻....................................................................391內(nèi)蒙古大學(xué)鄂爾多斯學(xué)院11級自動化專業(yè) 緒論1141內(nèi)蒙古大學(xué)鄂爾多斯學(xué)院11級自動化專業(yè)20世紀末，數(shù)字電子技術(shù)飛速發(fā)展，有力的推動了社會生產(chǎn)力的發(fā)展和社會信息化的提高。萬年歷的設(shè)計與實現(xiàn)論文萬年歷的設(shè)計與實現(xiàn)摘要：本設(shè)計為一個多功能的萬年歷，具有年、月、日、時、分、秒計數(shù)顯示功能，以24小時循環(huán)計數(shù)，具有校對功能。經(jīng)編譯和仿真所設(shè)計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)通過控制能夠完成年、月、日和時、分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的校時、切換、掃描功能。而現(xiàn)代電子設(shè)計技術(shù)的核心是EDA技術(shù)。而采用Verilog HDL進行電路設(shè)計的最大優(yōu)點就是設(shè)計與工藝無關(guān)性。同時廣泛運用現(xiàn)代計算機技術(shù)，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。 課題研究的內(nèi)容本設(shè)計主要研究基于FPGA的數(shù)字鐘，要求時間以24小時為一個周期,顯示年、月、日、時、分、秒，可以對年、月、日、時、分及秒進行單獨校對，使其校正到標(biāo)準時間。” 什么是EDA20世紀90年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。 EDA技術(shù)就是依靠功能強大的電子計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC(Application Specific Integrated Circuit)芯片中，實現(xiàn)既定的電子電路設(shè)計功能[1]。 EDA的特點(1) 高層綜合和優(yōu)化。與傳統(tǒng)的原理圖設(shè)計方法相比，HDL語言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設(shè)計者在比較抽象的層次上對所設(shè)計系統(tǒng)的結(jié)構(gòu)和邏輯功能進行描述。現(xiàn)代EDA工具普遍采用標(biāo)準化和開放性框架結(jié)構(gòu)，任何一個EDA系統(tǒng)只要建立了一個符合標(biāo)準的開放式框架結(jié)構(gòu)，就可以接納其他廠商的EDA工具儀器進行設(shè)計工作。[2]” FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。” FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。(1) CLB是FPGA的主要組成部分。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。當(dāng)IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖22所示。 HDL文件。 HDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片C