【正文】 無論是理論上的還是實踐中的，都使我感觸頗深。時間設定set：接脈沖發(fā)生模塊EPI1；輸出信號：Seg[7..0]接數(shù)碼管掃描信號SO58~SO65；Segctr[7..0]接數(shù)碼管顯示信號O50~O57； 實驗仿真與實現(xiàn) 波形仿真圖2. 實現(xiàn)成果 如下圖 時分秒部分 年月日部分五、實驗結論與研究展望將設計程序下載到實驗箱上運行調(diào)試后，最終結果與預期效果基本一致，年、月、日和時、分、秒能夠正常計數(shù)并可以通過控制鍵完成校時功能。 97: BCDOut= 839。 93: BCDOut= 839。 89: BCDOut= 839。 85: BCDOut= 839。 81: BCDOut= 839。 77: BCDOut= 839。 73: BCDOut= 839。 69: BCDOut= 839。 65: BCDOut= 839。 61: BCDOut= 839。 57: BCDOut= 839。 53: BCDOut= 839。 49: BCDOut= 839。 45: BCDOut= 839。 41: BCDOut= 839。 37: BCDOut= 839。 33: BCDOut= 839。 29: BCDOut= 839。 25: BCDOut= 839。 21: BCDOut= 839。 17: BCDOut= 839。 13: BCDOut= 839。 9: BCDOut= 839。 5: BCDOut= 839。 1: BCDOut= 839。 end process。 when 0101 = seg7=10110110。 end if。 segctr=00000001。 segctr=00000010。blink(0)amp。 blink(1))。)then segDat=BCDY(3 downto 0) or (blink(1)amp。 else segDat=BCDM(7 downto 4) or (blink(1)amp。 when 010 = segDat=1010。 blink(2))。blink(2))。)then segDat=BCDN(7 downto 4) or (blink(2) amp。039。 RBCD : BCD port map(Day, BCDR)。 end if。 else Sec=Sec+1。139。 if (Day=d) then Day=000001。 when 11 = if(k=39。)。 else if (set=39。139。 end if。039。 end if。 then set_reg=39。 else clk_t:=clk_t+1。 else Day=Day+1。)。 if (Sec=59) then Sec=(others=39。set_reg=39。 Min=000000。 end if。 else if (clk39。process(clk)variable blink_t: std_logic_vector(13 downto 0)。 when 001000 = d=011111。 when 111100 = d=011101。 when 011100 = d=011101。039。 process(state, blink_clk) begin case state is when 00 = blink=000。) then state=00。signal segDat: std_logic_vector(3 downto 0)。use 。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。 HDL文件。IR主要由許多金屬線段構成，這些金屬線段帶有可編程開關，通過自動布線實現(xiàn)各種電路的連接。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。(1) CLB是FPGA的主要組成部分。[2]” FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。與傳統(tǒng)的原理圖設計方法相比，HDL語言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設計者在比較抽象的層次上對所設計系統(tǒng)的結構和邏輯功能進行描述。 EDA技術就是依靠功能強大的電子計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成設計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC(Application Specific Integrated Circuit)芯片中，實現(xiàn)既定的電子電路設計功能[1]。 課題研究的內(nèi)容本設計主要研究基于FPGA的數(shù)字鐘，要求時間以24小時為一個周期,顯示年、月、日、時、分、秒，可以對年、月、日、時、分及秒進行單獨校對，使其校正到標準時間。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術。而采用Verilog HDL進行電路設計的最大優(yōu)點就是設計與工藝無關性。經(jīng)編譯和仿真所設計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)通過控制能夠完成年、月、日和時、分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的校時、切換、掃描功能。關鍵字：VHDL Verilog HDL EDA 萬年歷 目錄一、緒論.......................................................................1............................................................................................1 .........................................................................1............................................................................2................................................................................3二、EDA技術..............................................................4 EDA概述...........................................................................................4.......................................................................................4 EDA的特點.......................................................................................5三、FPGA簡介...........................................................7 FPGA概述.........................................................................................7 FPGA開發(fā)編程原理.........................................................................7.................................................................................8 FPGA系統(tǒng)設計流程......................................................................10四、萬年歷設計方案..................................................13..................................................................................13 實驗程序............................................................................