【正文】 PLD/FPGA中。use 。end entity。signal segDat: std_logic_vector(3 downto 0)。 BCDOut : out std_logic_vector(7 downto 0) )。) then state=00。) then state=state+1。 process(state, blink_clk) begin case state is when 00 = blink=000。 when 10 = blink=(1=blink_clk, others=39。039。 process(Mon, Year,d)begin case Mon is when 000001 = d=011111。 when 011100 = d=011101。 when 101100 = d=011101。 when 111100 = d=011101。 when 000100 = d=011110。 when 001000 = d=011111。 when 001100 = d=011111。process(clk)variable blink_t: std_logic_vector(13 downto 0)。039。 else if (clk39。039。 end if。process(clk, state)variable clk_t: std_logic_vector(16 downto 0)。 Min=000000。 Day=000000。set_reg=39。139。 if (Sec=59) then Sec=(others=39。039。)。 else Year=Year+1。 else Day=Day+1。 else Min=Min+1。 else clk_t:=clk_t+1。)then if (set=39。 then set_reg=39。 end if。 end if。039。039。 end if。 end if。139。139。 end if。 else if (set=39。 then set_reg=39。)。 else set_reg=39。 when 11 = if(k=39。) then if set_reg=39。 if (Day=d) then Day=000001。 else set_reg=39。139。139。 else Sec=Sec+1。039。 end if。 MBCD : BCD port map(Min, BCDM)。 RBCD : BCD port map(Day, BCDR)。) then t:=(others=39。039。139。)then segDat=BCDN(7 downto 4) or (blink(2) amp。 segctr=10000000。blink(2))。139。 blink(2))。 blink(2) amp。 when 010 = segDat=1010。)then segDat=BCDY(7 downto 4) or (blink(1)amp。 else segDat=BCDM(7 downto 4) or (blink(1)amp。 segctr=00010000。)then segDat=BCDY(3 downto 0) or (blink(1)amp。 segctr=00001000。 blink(1))。 segctr=00000100。blink(0)amp。 else segDat=BCDS(7 downto 4) or (blink(0)amp。 segctr=00000010。)then segDat=BCDR(3 downto 0) or(blink(0)amp。 segctr=00000001。blink(0))。 end if。 when 0001 = seg7=01100000。 when 0101 = seg7=10110110。 when 1001 = seg7=11110110。 end process。 output[7:0] BCDOut。 1: BCDOut= 839。 3: BCDOut= 839。 5: BCDOut= 839。 7: BCDOut= 839。 9: BCDOut= 839。 11: BCDOut= 839。 13: BCDOut= 839。 15: BCDOut= 839。 17: BCDOut= 839。 19: BCDOut= 839。 21: BCDOut= 839。 23: BCDOut= 839。 25: BCDOut= 839。 27: BCDOut= 839。 29: BCDOut= 839。 31: BCDOut= 839。 33: BCDOut= 839。 35: BCDOut= 839。 37: BCDOut= 839。 39: BCDOut= 839。 41: BCDOut= 839。 43: BCDOut= 839。 45: BCDOut= 839。 47: BCDOut= 839。 49: BCDOut= 839。 51: BCDOut= 839。 53: BCDOut= 839。 55: BCDOut= 839。 57: BCDOut= 839。 59: BCDOut= 839。 61: BCDOut= 839。 63: BCDOut= 839。 65: BCDOut= 839。 67: BCDOut= 839。 69: BCDOut= 839。 71: BCDOut= 839。 73: BCDOut= 839。 75: BCDOut= 839。 77: BCDOut= 839。 79: BCDOut= 839。 81: BCDOut= 839。 83: BCDOut= 839。 85: BCDOut= 839。 87: BCDOut= 839。 89: BCDOut= 839。 91: BCDOut= 839。 93: BCDOut= 839。 95: BCDOut= 839。 97: BCDOut= 839。 99: BCDOut= 839。時(shí)間設(shè)定set：接脈沖發(fā)生模塊EPI1；輸出信號(hào)：Seg[7..0]接數(shù)碼管掃描信號(hào)SO58~SO65；Segctr[7..0]接數(shù)碼管顯示信號(hào)O50~O57； 實(shí)驗(yàn)仿真與實(shí)現(xiàn) 波形仿真圖2. 實(shí)現(xiàn)成果 如下圖 時(shí)分秒部分 年月日部分五、實(shí)驗(yàn)結(jié)論與研究展望將設(shè)計(jì)程序下載到實(shí)驗(yàn)箱上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，年、月、日和時(shí)、分、秒能夠正常計(jì)數(shù)并可以通過(guò)控制鍵完成校時(shí)功能。本設(shè)計(jì)是采用硬件描述語(yǔ)言和FPGA芯片相結(jié)合進(jìn)行的萬(wàn)年歷的研究，從中可以看出EDA技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。無(wú)論是理論上的還是實(shí)踐中的，都使我感觸頗深。參考文獻(xiàn)[1] 江國(guó)強(qiáng)，：電子工業(yè)出版社，[2] 百度文庫(kù)學(xué)校代碼 學(xué)號(hào) 01161030 分 類 號(hào) 密級(jí) 本科畢業(yè)論文（設(shè)計(jì)）萬(wàn)年歷的設(shè)計(jì)與實(shí)現(xiàn)學(xué)院、系 鄂爾多斯學(xué)院電子信息工程系 專業(yè)名稱 自動(dòng)化 年 級(jí) 2011級(jí) 學(xué)生姓名 張文博 指導(dǎo)教師 王俊林 2013年 6月 8 日41