可編程邏輯器件原理(完整版)
【正文】 邏輯陣列 乘積項選擇矩陣 可編程 觸發(fā)器 可編程的 I/O單元 ? 能兼容 TTL和 CMOS多種接口和電壓標(biāo)準(zhǔn) ? 可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式 ? 能提供適當(dāng)?shù)尿?qū)動電流 ? 降低功耗，防止過沖和減少電源噪聲 ? 支持多種接口電壓（降低功耗） ? ～ ,5V ? , ? ,internal ,I/ ? ,internal ,I/ and 可編程連線陣列 ? 在各個邏輯宏單元之間以及邏輯宏單元與 I/O單元之間提供信號連接的網(wǎng)絡(luò) ? CPLD中一般采用固定長度的線段來進(jìn)行連接，因此信號傳輸?shù)难訒r是固定的，使得時間性能容易預(yù)測。CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。 CPLD的延時較小。由Lattice公司率先發(fā)明 ? 優(yōu)點： ? 方便硬件的調(diào)試 ? 方便硬件版本的升級，類似于軟件升級 在系統(tǒng)編程技術(shù) ISP－－ In System Program 可 編 程 邏 輯器 件其 它 系 統(tǒng)電 路并 口 、 U S B接 口 、 網(wǎng) 口仿 真器P C B 電 路 板邊界掃描測試技術(shù) BST－－ Boundary Scan Test ? 據(jù) JTAG，用于解決大規(guī)模集成電路的測試問題。FPGA內(nèi)部有豐富連線資源， CLB分塊較小，芯片的利用率較高。 ? 可實現(xiàn)多種存儲器功能，如 RAM， ROM，雙口 RAM， FIFO， Stack等 ? 靈活配置方法： 256 8，也可配成 512 4 內(nèi)部晶體震蕩器 ? 高速反向放大器用于和外部晶體相接，形成內(nèi)部晶體振蕩器。 數(shù)字電路課程的回顧 ? 采用中小規(guī)模器件的局限 ? 電路板面積很大，芯片數(shù)量很多，功耗很大，可靠性低－－提高芯片的集成度 ? 設(shè)計比較困難－－能方便地發(fā)現(xiàn)設(shè)計錯誤 ? 電路修改很麻煩－－提供方便的修改手段 ? PLD器件的出現(xiàn)改變了這一切 PLD出現(xiàn)的背景 ? 電路集成度不斷提高 ? SSI?MSI?LSI?VLSI ? 計算機技術(shù)的發(fā)展使 EDA技術(shù)得到廣泛應(yīng)用 ? 設(shè)計方法的發(fā)展 ? 自下而上 ?自上而下 ? 用戶需要設(shè)計自己需要的專用電路 ? 專用集成電路（ ASIC－ Application Specific Integrated Circuits）開發(fā)周期長，投入大，風(fēng)險大 ? 可編程器件 PLD：開發(fā)周期短，投入小，風(fēng)險小 數(shù)字電路課程的回顧 數(shù)字電路課程的回顧 數(shù)字電路課程的回顧 數(shù)字電路課程的回顧 PLD器件的優(yōu)點 ? 集成度高，可以替代多至幾千塊通用 IC芯片 ? 極大減小電路的面積，降低功耗，提高可靠性 ? 具有完善先進(jìn)的開發(fā)工具 ? 提供語言、圖形等設(shè)計方法，十分靈活 ? 通過仿真工具來驗證設(shè)計的正確性 ? 可以反復(fù)地擦除、編程，方便設(shè)計的修改和升級 ? 靈活地定義管腳功能，減輕設(shè)計工作量，縮短系統(tǒng)開發(fā)時間 ? 保密性好 PLD的發(fā)展趨勢 ? 向高集成度、高速度
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