基于fpga的四路搶答器(完整版)
【正文】 IF A=39。 ARCHITECTURE behave OF QDMK IS BEGIN PROCESS(A,B,C,D,R,CLK) BEGIN IF R=39。 USE 。 譯碼模塊： 在這個模塊中主要實現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。方案論證： 搶答鎖存模塊；在這個模塊中主要實現(xiàn)搶答過程中的搶答功能。 15周周六在實驗室調(diào)試程序 周日下載驗證，做硬件實驗。選手搶答實行優(yōu)先鎖存，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。本文介紹了以FPGA為基礎(chǔ)的四路搶答器的設(shè)計，此次設(shè)計是一個有4組搶答輸入，并具有搶答計時控制，到時報警以及時間顯示等功能的通用型搶答器。技術(shù)要點：搶答器同時供4名選手或4個代表隊比賽，分別用4個按鈕設(shè)計一個4路智力競賽搶答器，具體設(shè)計要求如下：，該開關(guān)由主持人控制。工作內(nèi)容及時間進度安排工作內(nèi)容：各模塊編程及編譯、波形仿真、整體電路的連接及仿真。二、方案設(shè)計與論證將該任務(wù)分成五個模塊進行設(shè)計，分別為：搶答器搶答模塊、搶答器計時模塊、位循環(huán)模塊、譯碼模塊和選擇模塊。此模塊包含時鐘信號CLK；系統(tǒng)復(fù)位信號R；修改時間使能信號EN；無人搶答警報信號BJ；有人搶答停止計時信號ST；時間設(shè)置輸入十位和個位信號cg，cs；計時十位和個位輸出信號SW，GW。此模塊包含CLK控制信號，復(fù)位控制信號R，輸出信 號SEL。 BJ:OUT std_logic。 ELSIF CLK39。 THEN Y=1101101。 ELSE NULL。USE 。ARCHITECTURE behave OF JS ISBEGINPROCESS(R,EN,ST,CLK) BEGIN IF ST=39。 BJ=39。EVENT AND CLK=39。 IF GW=0000AND SW=0000THEN GW=0000。 END IF。 USE 。（四）譯碼模塊VHDL源程序 LIBRARY ieee。 WHEN0001=Y=0110000。 WHEN1001=Y=1110011。 USE 。 ELSIF CLK39。 END behave。六、實驗設(shè)備裝有QuartusⅡ的計算機，教學(xué)實驗箱，導(dǎo)線若干。通過這次課設(shè)，鍛煉了我進行編程以及設(shè)計的能力，也讓我認識到了自己的不足，更堅定了我認真學(xué)習(xí)的決心。該技術(shù)只需要通過計算機就能對所設(shè)計的電子系統(tǒng)從不同層次的性能特點上，進行一系列準確的測試和仿真，大大的方便了我們的設(shè)計，避免了受現(xiàn)實中有限的器件的限制。四、完整電路設(shè)計與分析（一）主電路圖 下圖為具有完整搶答器功能的結(jié)構(gòu)圖，其中用到了搶答模塊一個，計時模塊一個，譯碼模塊兩個，選擇模塊一個，位循環(huán)模塊一個。139。 ENTITY SEL IS PORT(CLK,R:IN std_logic。 END CASE。 WHEN0011=Y=1111001。 USE 。 H,S,G:IN std_logic_vector(6 DOWNTO 0)。END behave。 BJ=39。THEN IF GW=0000THEN GW=1001。 ELSE GW=0000。THEN IF R=39。USE 。 BJ=A OR B OR C
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