【正文】 if(rst=39。 use 。 else tb=tb1。139。 else ta=ta1。139。 architecture one of js is signal co:std_logic。 end one。 end process p1。139。 end if 。)and not( st(0)=39。139。139。 or st(2)=39。event and clk2=39。 end qdjb。 頂層文件： 在這個模塊中是對前七 個模塊的綜合編寫的頂層文件。 搶答器鑒別模塊： 在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并能對超前搶答進行警告，還能記錄無論是正常搶答還是朝前搶答者的臺號，并且能實現(xiàn)當有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。 回答完問題后，由主持人將所有按鍵恢復，重新開始下一輪搶答。 因此要完成搶答器的邏輯功能，該電路至少應包括 搶答鑒別模塊、分頻器、計時模塊 、選擇控制和報警器組成。其中有四個搶答信號 s0、 s ss3；搶答使能信號 s；搶答狀態(tài)顯示信號 states； 搶答與 警報時鐘信號 clk2；系統(tǒng)復位信號 rst；警報信號 tmp。 三、 單元電路設計 （一）搶答鑒別模塊 VHDL 源程序 library ieee。 architecture one of qdjb is signal st:std_logic_vector(3 downto 0)。139。139。 or st(1)=39。 ) then st(1)=39。139。 if (s3=39。 or st(2)=39。 p2:process(states(0),states(1),states(2),states(3)) begin if (st=0000) then states=0000。 仿真圖 ： 7 （二）計時模塊 VHDL 源程序 library ieee。 begin p1:process(clk,rst,s,stop,ta) begin if rst=39。 then co=39。 end if。 then tb=0010。 end if。 entity sjxz is port (a,b,c: in std_logic_vector(3 downto 0)。039。 end if。 仿真圖 10 （四）報警模塊 VHDL 源程序 LIBRARY IEEE。 BEGIN Q= WARN。 ELSIF(I=39。 END PROCESS。 ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN 0000=DOUT7=1111110。 7 WHEN 1000=DOUT7=1111111。 USE 。139。139。 END rtl。 a,b,c,d,e,f,g:out std_logic)。 ring,warn:out std_logic。 ponent ymq is port(ain4: in std_logic_vector (3 downto 0)。 15 signal w:std_logic。 u1:qdjb port map(clk2,rst,s0,s1,s2,s3,tmp=k,states=states_out)。 六、 實驗設備 計算機， EL 教學實驗箱 17 七、心得體會 通過這次對搶答器的設計與實踐，讓我了解了設計的程序，也讓我了解了關于搶答器的基本原理與設計理念，要設計一個電路總要先用仿真仿真成功之后才實際接線的。在設計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。 經(jīng)歷數(shù) 日的課設 眼看塵埃落定，感覺忍不住要長出一口氣。而 且，在仿真中無法成功的電路接法，在實際中因為芯片本身的特性而能夠成功。 u3:sjxzportmap(clk2=clk2,rst=rst,a=states_out,b=ta_out,c=tb_out,s=m,y_out。b=ledout(5)。 end ponent。 end ponent。 architecture bhv of qiangdaqi is ponent qdjb is port(clk2,rst:in std_logic。 use 。139。 EL