基于fpga的四路搶答器(文件)
【正文】 ELSIF D=39。 ELSE NULL。 END PROCESS。USE 。 cg,cs:IN std_logic_vector(3 DOWNTO 0)。ARCHITECTURE behave OF JS ISBEGINPROCESS(R,EN,ST,CLK) BEGIN IF ST=39。THEN IF EN=39。 BJ=39。 BJ=39。EVENT AND CLK=39。 ELSE SW=SW1。 IF GW=0000AND SW=0000THEN GW=0000。 END IF。 END IF。在停止信號(hào)為1后，停止計(jì)時(shí)，在停止信號(hào)為0時(shí)，計(jì)時(shí)再次開(kāi)始。 USE 。 END XZMK。（四）譯碼模塊VHDL源程序 LIBRARY ieee。 ENTITY YMMK IS PORT(SJ:IN std_logic_vector(3 DOWNTO 0)。 WHEN0001=Y=0110000。 WHEN0101=Y=1011011。 WHEN1001=Y=1110011。 END behave。 USE 。 END SEL。 ELSIF CLK39。 ELSE SEL=SEL+1。 END behave。（二）時(shí)序仿真圖下圖為整個(gè)模塊的時(shí)序仿真圖，由圖中可看出，在復(fù)位信號(hào)為0后，搶答器開(kāi)始工作，在有搶答信號(hào)后搶答器報(bào)警，數(shù)碼管輪流顯示計(jì)時(shí)時(shí)間及最先搶答的搶答器對(duì)應(yīng)的號(hào)碼。六、實(shí)驗(yàn)設(shè)備裝有QuartusⅡ的計(jì)算機(jī)，教學(xué)實(shí)驗(yàn)箱，導(dǎo)線(xiàn)若干。在最開(kāi)始的一個(gè)禮拜，我先是從網(wǎng)絡(luò)上找到了類(lèi)似題目的課程設(shè)計(jì)，參考并閱讀了他人的程序，然后再在電腦上按模塊編寫(xiě)成序，編寫(xiě)完成后進(jìn)行了仿真。通過(guò)這次課設(shè)，鍛煉了我進(jìn)行編程以及設(shè)計(jì)的能力，也讓我認(rèn)識(shí)到了自己的不足，更堅(jiān)定了我認(rèn)真學(xué)習(xí)的決心。在自模塊編寫(xiě)完成后我又開(kāi)始進(jìn)行了完整電路的設(shè)計(jì)，在電路連接完成后進(jìn)行了時(shí)序仿真，在第一次仿真完成后我發(fā)現(xiàn)電路仿真結(jié)果與預(yù)期所設(shè)想的還存在一些差距，經(jīng)檢查發(fā)現(xiàn)是計(jì)時(shí)模塊有一點(diǎn)問(wèn)題，在經(jīng)過(guò)改正之后，終于仿真出理想的時(shí)序圖。該技術(shù)只需要通過(guò)計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從不同層次的性能特點(diǎn)上，進(jìn)行一系列準(zhǔn)確的測(cè)試和仿真，大大的方便了我們的設(shè)計(jì)，避免了受現(xiàn)實(shí)中有限的器件的限制。五、性能測(cè)試與分析將R鍵撥到0觀察數(shù)碼管是否開(kāi)始從60倒計(jì)時(shí)，然后再將R鍵撥回1，之后將使能信號(hào)EN撥至1，將cs,cg設(shè)置為想要輸入的時(shí)間，然后將R撥至0，觀察數(shù)碼管是否顯示修改過(guò)之后的時(shí)間，并從設(shè)置好的時(shí)間開(kāi)始計(jì)時(shí)。四、完整電路設(shè)計(jì)與分析（一）主電路圖 下圖為具有完整搶答器功能的結(jié)構(gòu)圖，其中用到了搶答模塊一個(gè)，計(jì)時(shí)模塊一個(gè)，譯碼模塊兩個(gè)，選擇模塊一個(gè)，位循環(huán)模塊一個(gè)。 END IF。139。139。 ENTITY SEL IS PORT(CLK,R:IN std_logic。（五）位循環(huán)模塊VHDL源程序 LIBRARY ieee。 END CASE。 WHEN0111=Y=1110000。 WHEN0011=Y=1111001。 END ENTITY。 USE 。 END behave。 H,S,G:IN std_logic_vector(6 DOWNTO 0)。 USE 。END behave。 ELSE BJ=39。
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