基于fpga的四路搶答器(文件)
【正文】 ELSIF D=39。 ELSE NULL。 END PROCESS。USE 。 cg,cs:IN std_logic_vector(3 DOWNTO 0)。ARCHITECTURE behave OF JS ISBEGINPROCESS(R,EN,ST,CLK) BEGIN IF ST=39。THEN IF EN=39。 BJ=39。 BJ=39。EVENT AND CLK=39。 ELSE SW=SW1。 IF GW=0000AND SW=0000THEN GW=0000。 END IF。 END IF。在停止信號為1后，停止計時，在停止信號為0時，計時再次開始。 USE 。 END XZMK。（四）譯碼模塊VHDL源程序 LIBRARY ieee。 ENTITY YMMK IS PORT(SJ:IN std_logic_vector(3 DOWNTO 0)。 WHEN0001=Y=0110000。 WHEN0101=Y=1011011。 WHEN1001=Y=1110011。 END behave。 USE 。 END SEL。 ELSIF CLK39。 ELSE SEL=SEL+1。 END behave。（二）時序仿真圖下圖為整個模塊的時序仿真圖，由圖中可看出，在復位信號為0后，搶答器開始工作，在有搶答信號后搶答器報警，數(shù)碼管輪流顯示計時時間及最先搶答的搶答器對應的號碼。六、實驗設備裝有QuartusⅡ的計算機，教學實驗箱，導線若干。在最開始的一個禮拜，我先是從網(wǎng)絡上找到了類似題目的課程設計，參考并閱讀了他人的程序，然后再在電腦上按模塊編寫成序，編寫完成后進行了仿真。通過這次課設，鍛煉了我進行編程以及設計的能力，也讓我認識到了自己的不足，更堅定了我認真學習的決心。在自模塊編寫完成后我又開始進行了完整電路的設計，在電路連接完成后進行了時序仿真，在第一次仿真完成后我發(fā)現(xiàn)電路仿真結果與預期所設想的還存在一些差距，經(jīng)檢查發(fā)現(xiàn)是計時模塊有一點問題，在經(jīng)過改正之后，終于仿真出理想的時序圖。該技術只需要通過計算機就能對所設計的電子系統(tǒng)從不同層次的性能特點上，進行一系列準確的測試和仿真，大大的方便了我們的設計，避免了受現(xiàn)實中有限的器件的限制。五、性能測試與分析將R鍵撥到0觀察數(shù)碼管是否開始從60倒計時，然后再將R鍵撥回1，之后將使能信號EN撥至1，將cs,cg設置為想要輸入的時間，然后將R撥至0，觀察數(shù)碼管是否顯示修改過之后的時間，并從設置好的時間開始計時。四、完整電路設計與分析（一）主電路圖 下圖為具有完整搶答器功能的結構圖，其中用到了搶答模塊一個，計時模塊一個，譯碼模塊兩個，選擇模塊一個，位循環(huán)模塊一個。 END IF。139。139。 ENTITY SEL IS PORT(CLK,R:IN std_logic。（五）位循環(huán)模塊VHDL源程序 LIBRARY ieee。 END CASE。 WHEN0111=Y=1110000。 WHEN0011=Y=1111001。 END ENTITY。 USE 。 END behave。 H,S,G:IN std_logic_vector(6 DOWNTO 0)。 USE 。END behave。 ELSE BJ=39。
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