基于fpga的四路搶答器-免費(fèi)閱讀
【正文】 在編寫程序的過程中，我發(fā)現(xiàn)自己在對VHDL語言的掌握上還有很多欠缺，程序也是經(jīng)過了許多遍的修改之后，才做到了在盡可能簡練的基礎(chǔ)上將功能完整實(shí)施出來。 （三）芯片引腳分布圖下圖為將程序下載到芯片前設(shè)置的引腳分布。 END IF。 ARCHITECTURE behave OF SEL IS BEGIN PROCESS(CLK,R) BEGIN IF R=39。仿真從圖中可看出，本模塊對輸入的BCD碼信號（SJ信號）進(jìn)行了編譯，輸出信號Y，使其能在數(shù)碼管上對應(yīng)顯示出相應(yīng)的數(shù)值。 WHEN0110=Y=1011111。 Y:OUT std_logic_vector(6 DOWNTO 0))。 ARCHITECTURE behave OF XZMK IS BEGIN WITH SEL SELECT Z=H when000, G when001, S when010, 0000000 when others。（三）數(shù)據(jù)選擇模塊VHDL源程序 LIBRARY ieee。 END IF。 END IF。039。139。 GW,SW:BUFFER std_logic_vector(3 DOWNTO 0)。 END behave。139。 THEN Y=0110000。THEN Y=0000000。 ENTITY QDMK IS PORT(A,B,C,D:IN std_logic。此模塊包含輸入信號SJ，輸出信號Y。此模塊有A、B、C、D四路搶答輸入信號；復(fù)位信號R；輸出報(bào)警信號BJ；數(shù)據(jù)輸出信號Y。2．課程設(shè)計(jì)報(bào)告書3．成果使用說明書4．設(shè)計(jì)工作量要求一、概述 搶答器主要由搶答模塊、計(jì)時模塊、選擇模塊，位循環(huán)模塊和譯碼模塊組成。當(dāng)主持人啟動“開始”鍵后，定時器進(jìn)行減計(jì)時，同時揚(yáng)聲器發(fā)出短暫的聲響。該搶答器分為五個模塊：搶答模塊、計(jì)時模塊、選擇模塊，位循環(huán)模塊和譯碼模塊。利用QuartusⅡ工具軟件完成率編譯仿真驗(yàn)證。4. 參賽選手在設(shè)定的時間內(nèi)進(jìn)行搶答，搶答有效，定時器停止工作，顯示器上顯示選手的編號和搶答的時間，并保持到主持人將系統(tǒng)清除為止。在整個搶答器中主持人在搶答前設(shè)置好搶答時間,在復(fù)位開始按鍵按下后,搶答器開始倒計(jì)時,若在計(jì)時時間內(nèi)無人搶答,則搶答器報(bào)警提示,若在計(jì)時過程中有人搶答,則數(shù)碼管顯示第一個搶答的人的編號,同時停止計(jì)時。 搶答器計(jì)時模塊：在這個模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時功能。 位循環(huán)模塊： 實(shí)現(xiàn)搶答過程中對數(shù)碼管掃描顯示位的控制。 R:IN std_logic。 BJ=39。 ELSIF B=39。 THEN Y=0110011。仿真圖由圖中可看出在復(fù)位信號R從高電平降到低電平后，搶答器開始正常工作，A最先搶答，這時開始報(bào)警，數(shù)碼管輸出顯示1，說明A最先搶答。 BJ:OUT std_logic)。THEN GW=cg。 END IF。 ELSE GW=GW1。 ELSE BJ=39。 USE 。 END behave。 END ENTITY。 WHEN0111=Y=1110000。（五）位循環(huán)模塊VHDL源程序 LIBRARY ieee。139。
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