fpga的設(shè)計方法與要求(完整版)
【正文】 4500系列（ CMOS）芯片和一些固定功能的大規(guī)模集成電路。利用 EDA工具，采用可編程邏輯器件，正在成為數(shù)字系統(tǒng)設(shè)計的主流。也可以實現(xiàn)無生產(chǎn)線集成電路設(shè)計公司的運作。 ? EDA技術(shù)包括電子電路設(shè)計的各個領(lǐng)域：即從低頻電路到高頻電路、從線性電路到非線性電路、從模擬電路到數(shù)字電路、從分立電路到集成電路的全部設(shè)計過程，涉及到電子工程師進行產(chǎn)品開發(fā)的全過程，以及電子產(chǎn)品生產(chǎn)的全過程中期望由計算機提供的各種輔助工作。與原理圖輸入設(shè)計方法相比較，硬件描述語言更適合規(guī)模日益增大的電子系統(tǒng)?？蚣茏鳛橐惶资褂煤团渲?EDA軟件包的規(guī)范，可以實現(xiàn)各種 EDA工具間的優(yōu)化組合，將各種EDA工具集成在一個統(tǒng)一管理的環(huán)境之下，實現(xiàn)資源共享。細分有：編輯器、仿真器、檢查 /分析工具、優(yōu)化／綜合工具等。在數(shù)字系統(tǒng)設(shè)計中，硬件系統(tǒng)由數(shù)字邏輯器件以及它們之間的互連來表示。在寄存器級，優(yōu)化工具可用來確定控制序列和數(shù)據(jù)路徑的最優(yōu)組合。版圖設(shè)計將電路圖轉(zhuǎn)換成版圖，如果采用可編程器件就可以在可編程器件的開發(fā)工具時進行編程制片。此后再對邏輯綜合結(jié)果在門電路級上進行仿真，并檢查定時關(guān)系，如果一切正常，那么系統(tǒng)的硬件設(shè)計基本結(jié)束。 FPGA也是實現(xiàn)具有不同邏輯功能 ASIC的有效的方法。 FPGA的設(shè)計文檔也應(yīng)該包含用戶自己創(chuàng)建的約束文件，還應(yīng)該說明在設(shè)計、實現(xiàn)和驗證階段使用的各個輸出文件。因此 FPGA的文檔就應(yīng)包括必要的信息，即軟件開發(fā)系統(tǒng)的版本號、軟件的各個選項及參數(shù)設(shè)置。系統(tǒng)級的測試要求工程師對整個設(shè)計流程以及系統(tǒng)架構(gòu)都要很清楚。隨機數(shù)種子是一個由系統(tǒng)時鐘生成的 n位隨機數(shù)，用來初始化自動布局布線進程（ APR， Automatic Place and Route） .如果在執(zhí)行 APR過程前沒有指定這個隨機數(shù)種子，那么每次運行 APR就會得到不同的結(jié)果。 ? 許多研究機構(gòu)的研究表明：投入一定的時間寫好文檔，可以在調(diào)試、測試和維護設(shè)計過程中節(jié)省大量的時間。利用FPGA的可重配置功能，可以在使用過程中，在不改變所設(shè)計的設(shè)備的硬件電路情況下，改變設(shè)備的功能。 ? 由邏輯綜合工具產(chǎn)生門級網(wǎng)絡(luò)表后，在最終完成硬件設(shè)計時，還可以有兩種選擇：一種是由自動布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的 ASIC芯片的制造工藝，定制 ASIC芯片；第二種是將網(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的 PLD編程碼點，利用 PLD完成硬件電路的設(shè)計。 圖 “ Top→ down”（自頂向下）設(shè)計系統(tǒng)硬件的過程 ① 行為描述： ? 對系統(tǒng)進行行為描述的目的是在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設(shè)計中存在的問題。 ? 在 “ Top→ down”（自頂向下）的設(shè)計方法中，設(shè)計者首先需要對整個系統(tǒng)進行方案設(shè)計和功能劃分，擬訂采用一片或幾片專用集成電路 ASIC來實現(xiàn)系統(tǒng)的關(guān)鍵電路，系統(tǒng)和電路設(shè)計師親自參與這些專用集成電路的設(shè)計，完成電路和芯片版圖，再交由 IC工廠投片加工，或者采用可編程 ASIC（例如 CPLD和 FPGA）現(xiàn)場編程實現(xiàn)。 ? 檢查 /分析工具在集成電路設(shè)計的各個層次都會
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