fpga組合邏輯設(shè)計(jì)ppt課件(完整版)
【正文】 把數(shù)據(jù)存到除法計(jì)算電路內(nèi)部，然后經(jīng)過(guò)若干個(gè)時(shí)鐘周期，計(jì)算出商和 余數(shù)，并在 S和 R端輸出。如果出現(xiàn)兩個(gè)輸出引腳同時(shí)為 0的情況，說(shuō)明該芯片已經(jīng)損壞。 在 RS觸發(fā)器的基礎(chǔ)上，增加一個(gè)與非門(mén)，使信號(hào) D從 S端輸入， D經(jīng)非門(mén)后從 R端輸入，即可構(gòu)成同步式 D觸發(fā)器。 D觸發(fā)器設(shè)計(jì) G3 G4 G1 G2 S R D G1 G2 CP Q Q ( a) D 觸發(fā)器的構(gòu)成 1 D Q Q CP amp。 2. 特點(diǎn)： a) 為了記憶一位二值量信息，觸發(fā)器應(yīng)有兩個(gè)能自行保持的穩(wěn)定狀態(tài)，分別用來(lái)表示邏輯 0和 1，或二進(jìn)制的 0和 1。這種觸發(fā)器稱(chēng)為 同步觸發(fā)器 。 amp。 74系列數(shù)字電路設(shè)計(jì) ? 由 74LS138譯碼器的邏輯圖可以看出，只有當(dāng)控制端 為 “ 0、 0”時(shí)，才會(huì)在輸出的某一端（由輸入端 A0、 A A2的狀態(tài)決定 ）輸出低電平信號(hào)，其余的輸出端仍為高電平。 。 321 SSS 、74LS138真值表 74系列數(shù)字電路設(shè)計(jì) ? 無(wú)論從邏輯圖還是功能表我們都可以看到74LS138的八個(gè)輸出引腳，任何時(shí)刻要么全為高電平 1— 芯片處于不工作狀態(tài)，要么只有一個(gè)為低電平 0，其余 7個(gè)輸出引腳全為高電平
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