【正文】 。 ? 格式 ： assign 賦值目標(biāo)線網(wǎng) =表達(dá)式； 例 :assign a=b|c。 input clk,d。所謂事件就是一接線或緩存器發(fā)生狀態(tài)改變。 ?initial語句也可以使用 forkjoin語句。 例： a=1?b1,b=2?b10,c=4?b1010 X={a,b,c} Y={a,b,2?b01} Z={a,b,3{2?b11}} ? 條件運(yùn)算符是三目的運(yùn)算符，格式為： 條件表達(dá)式 ?真值表達(dá)式 假值表達(dá)式 例： B=(a==2?b01)？ c:d。）， 縮減或（ |）， 縮減或非（ ~|）， 縮減異或（ ^） , 縮減同或（ ~^）。b01010011。 ?如操作數(shù)為全 0，則其邏輯值為 false ?如操作數(shù)有一位為 1，則其邏輯值為 true ?若操作數(shù) 只 包含 0、 x、 z，則邏輯值為 x 邏輯反操作符將操作數(shù)的邏輯值取反。amp。 always (a or b) if (a) o1 = b。 always (a or b) if (a) o1 = b。 ? 輸出口 (output)可以由寄存器或網(wǎng)絡(luò)連接驅(qū)動(dòng)，但它本身只能驅(qū)動(dòng)網(wǎng)絡(luò)連接。 //16位的寄存器類型 ? 參數(shù)型 ? 用來指定一個(gè)標(biāo)識(shí)符來代替一個(gè)常量，常用在信號(hào)位寬定義，延遲時(shí)間定義等，可以增加可讀性，方便程序更改。 例： wire [7:0]a,b。 空白符 :空白符由空格、換行等組成，僅僅用于分隔標(biāo)識(shí)符，在編譯中被忽略。 assign d = a | ( b amp。 —— d, — 。 輸入 /輸出說明 ： input a, b, c 。 input a, b, c。 ? 如： SysRst_n； FifoFull_n； ? 經(jīng)過鎖存器鎖存后的信號(hào)，后加下劃線和字母 r，與鎖存前的信號(hào)區(qū)別。兩個(gè)縮寫的第一個(gè)字母都大寫 ? 便于理解。//寄存器類型聲明 wire 。RTL模塊在每個(gè)時(shí)鐘的沿時(shí)刻，其變量的值必定是精確的。 行為級(jí)和 RTL級(jí) module muxtwo (out, a, b, sl)。 4） Verilog HDL頂層（測(cè)試）模塊 ： 同上。 ? 在綜合時(shí)用特定工藝和低層元件將 RTL描述映射到門級(jí)網(wǎng)表 ? 設(shè)計(jì)工程師在不同的設(shè)計(jì)階段采用不同的抽象級(jí) ? 首先在行為級(jí)描述各功能塊，以降低描述難度，提高仿真速度。 ? 自頂向下的設(shè)計(jì)流程 ：一種設(shè)計(jì)方法，先用高抽象級(jí)構(gòu)造系統(tǒng)，然后再設(shè)計(jì)下層單元。 ? 仿真器 ：讀入 HDL并進(jìn)行解釋及執(zhí)行的一種軟件。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。它是符合特定標(biāo)準(zhǔn)和風(fēng)格的描述狀態(tài)轉(zhuǎn)移和變化的 Verilog HDL模塊。 邏輯綜合： 把 RTL級(jí)模塊轉(zhuǎn)換成門級(jí) 。 else out = b。 not u1（ ns1， sl）； and 1 u2（ sela， a， nsl）； and 1 u3 （ selb， b， sl）； or 2 u4（ out ， sela， selb）； endmodule out a b sl selb sela nsl 模塊基本結(jié)構(gòu) module module_name //模塊名 （ port_list）； //端口聲明列表 input 。 ? 第一部分全部大寫，第二部分所有具有明確意義的英文名全部拼寫或縮寫的第一個(gè)字母大寫，其余部分小寫。 ? 模塊劃分 系 統(tǒng) 級(jí) 設(shè) 計(jì) 模 塊Ａ 模 塊Ａ１ 模 塊Ａ３ 模 塊Ａ２ 模 塊Ｃ１ 模 塊Ｃ２ 模 塊 C 模 塊Ｂ 模 塊Ｂ１ 模 塊Ｂ２ ? 系統(tǒng)級(jí)信號(hào)的命名。 ? 輸入端口： input 端口名；模塊從外界讀取數(shù)據(jù)的接口，是連線類型 ? 輸出端口： output 端口名；模塊向外界傳輸數(shù)據(jù)的接口，是連線或寄存器型 ? 輸入輸出端口： inout 端口名；可讀取數(shù)據(jù)也可接收數(shù)據(jù)的端口，數(shù)據(jù)是雙向的，是連線型 ? 聲明變量的數(shù)據(jù)類型后，不能再進(jìn)行更改 ? 在 VerilogHDL中只要在使用前聲明即可 ? 聲明后的變量、參數(shù)不能再次重新聲明 ? 聲明后的數(shù)據(jù)使用時(shí)的配對(duì)數(shù)據(jù)必須和聲明的數(shù)據(jù)類型一致 “`include”和 “ `define” ? “`include ”是調(diào)用某個(gè)目錄下的文件添加到這個(gè)程序中 ? “ `define”是編譯指令中用作全局變量聲明 ? 分節(jié)編寫 ? 注釋 ? 單行注釋以 “ //” ? 多行注釋以 “ /*”開始，以 “ */”結(jié)束。 ~c )。 ~c )。 _______ 編寫 Verilog HDL模塊的練習(xí) a b c d e ? 請(qǐng)?jiān)谙旅娴目崭裰刑钊脒m當(dāng)?shù)姆?hào) 使其成為右圖的 Verilog 模塊 ： module block1(a, b, c , d, e )。 標(biāo)識(shí)符 ： 用于定義模塊名、端口名、連線、信號(hào)名等 。 ? 連接類型變量的種類： 在為不同工藝的基本元件建立庫模型的時(shí)候，常常需要用不同的連接類型來與之對(duì)應(yīng)，使其行為與實(shí)際器件一致。 ? 例如： ? reg p_out。 ? 如： reg [7:0]mem_rom[124:0]。 output o1, o2。 // reg c, d。 操作符類型 符號(hào) 連接及復(fù)制操作符 一元操作符 算術(shù)操作符 邏輯移位操作符 關(guān)系操作符 相等操作符 按位操作符 邏輯操作符 條件操作符 {} {{}} ！ ~ amp。amp。 a = 439。 ? 若操作數(shù)有一位不確定，返回值為 X。0amp。 ? 行為級(jí)建模包括： initial語句和 always語句。 end 10 begin a=0； b=2。 ? 一個(gè)模塊可以有多個(gè) always語句，每個(gè) always語句只要有相應(yīng)的觸發(fā)事件產(chǎn)生，對(duì)應(yīng)執(zhí)行相應(yīng)的語句，與書寫的先后順序無關(guān)。 end endmodule ? 賦值語句： 賦值符號(hào)左邊是 賦值目標(biāo) ，右邊是 表達(dá)式 ? 連續(xù)賦值語句 ? 連續(xù)賦值用于數(shù)據(jù)流行為建模。 ? 一旦右邊的任何一個(gè)操作數(shù)變化，左邊表達(dá)式重新計(jì)算，再進(jìn)行新的一次賦值。 always(posedge clk) begin a=b+1。 wire clk,b。 ? 當(dāng)用 always塊為組合邏輯建模，使用 “ 阻塞賦值 ” ? 當(dāng)在同一個(gè) always塊里面既為組合邏輯又為時(shí)序邏輯建模，使用 “ 非阻塞賦值 ” 。 說明： ? 式子左邊的 “ 賦值目標(biāo)線網(wǎng) ” 只能是線網(wǎng)型變量，不能是寄存器型變量。 20 dout=2?b01。 ? 時(shí)序控制 ? 簡(jiǎn)單延遲控制 ? 遇到這一語句和真正執(zhí)行這一語句之間的延遲時(shí)間 initial begin 10 clk=~clk。 reg[7:0]cou。 例： 8 位計(jì)數(shù)器模塊 module counter(qout,reset,clk)。 input clk,reset。 input load,clk,reset。 input [3:0] din。 同步時(shí)鐘下異步復(fù)位的 11進(jìn)制的計(jì)數(shù)器 module decode2_4(clk,din,dout)。 else if (din= =2?b01) dout=4?b0010。 ? 執(zhí)行完 case分項(xiàng)后的語句，則跳出該 case語句結(jié)構(gòu)，終止 case語句執(zhí)行。d0:decodeout=739。 439。b1011011。d8:decodeout=739。 output[3:0] out。b0000。h3 : out = 439。 439。b0000。hb : out = 439。 439。 endcase end endmodule 例：查找表方式實(shí)現(xiàn) 2 2 乘法 casez語句： casez與 case語句語法結(jié)構(gòu)的執(zhí)行過程完全一樣。b???1: out = a。唯一不同的在于其狀況表示：當(dāng)出現(xiàn) Z及？或 X時(shí)，其狀況判定課當(dāng)成不介意，亦出現(xiàn) z或？或 z位時(shí)不做比較。 always (vote) begin sum=0。 input[size:1] a,b。 end endmodule 【 例 】 用 for 語句實(shí)現(xiàn) 2 個(gè) 8 位數(shù)相乘 ? while語句 語句格式： while(條件表達(dá)式 )語句； ? 說明 :語句執(zhí)行過程先求解條件的值，如果值為真，執(zhí)行內(nèi)嵌的執(zhí)行語句，否則結(jié)束循環(huán)。 input clk。 end $display(“the sum is %d,j= %d”data_out,j)。語法格式如下： wait(表達(dá)式 ) 程序區(qū)塊 例： module wait_examp() … . always … .. begin … .. wait (flag==1) counter=counter+1。 //把結(jié)果賦予函數(shù)的返回字節(jié) end endfunction ? 從函數(shù)返回的值 函數(shù)的定義蘊(yùn)含聲明了與函數(shù)同名的、函數(shù)內(nèi)部的寄存器。 【 例 】 函數(shù) function[7:0] get0。b0) count=count+1。h7。b0001_xxxx : code = 339。 839。 endcase endfunction assign dout = code(din) 。 2) 任務(wù)的調(diào)用及變量的傳遞 啟動(dòng)任務(wù)并傳遞輸入輸出變量的聲明語句的語法如 下： 任務(wù)名 (端口 1，端口 2， ...，端口 n)。 //a,b,out 名稱的作用域范圍為 task 任務(wù)內(nèi)部 output。 input[1:0] code。任務(wù)完成以后控制就傳回啟動(dòng)過程。h1。 839。b01xx_xxxx : code = 339。 end endfunction 【 例 】 用函數(shù)和 case 語句描述的編碼器（不含優(yōu)先順序） module code_83(din,dout)。 reg[7:0] count。函數(shù)的定義把函數(shù)返回值所賦值寄存器的名稱初始化為與函數(shù)同名的內(nèi)部變量。Verilog HDL模塊使用函數(shù)時(shí)是把它當(dāng)作表達(dá)式中的操作符，這個(gè)操作的結(jié)果值就是這個(gè)函數(shù)的返回值。 ? forever不能寫在程序中，必須寫在 initial塊中 【 例 】 使用 forever語句產(chǎn)生一個(gè)周期為 10個(gè)時(shí)間單位的時(shí)鐘信號(hào)。 reg [12:0]data_out。 integer i。 //結(jié)果 reg[2*size:1] oute。i=6。VerilogHDL有四種循環(huán)語句： ? for ? foeever ? repeat ? while ? for語句 語句格式： for(表達(dá)式 1；表達(dá)式；表達(dá)式 3)語句； 說明： ? 表達(dá)式 1是初始條件表達(dá)式，表達(dá)式 2是循環(huán)終止條件，表達(dá)式 3是改變循環(huán)控制變量的賦值語句 ? 語句執(zhí)行過程 module voter7(pass,vote)。b??1?: out = b。 具有優(yōu)先權(quán)的 4—1的選擇器 module mux_casez(out,a,b,c,d,select)。b0110。 439。h9 : out = 439。b0010。 439。h1 : out = 439。 input clk。 439。d6:decodeout=739。b1111001。 439。 ? 針對(duì)表達(dá)式不確定值 X和高阻態(tài) Z的情況，提供逐為比較和執(zhí)行的操作語句如 casex和 casez。 else if (din= =2?b11)