使用pld應(yīng)對(duì)產(chǎn)品上市時(shí)間和設(shè)計(jì)靈活性的限制-文庫(kù)吧在線文庫(kù)
【正文】 最可行的解決方案是縮短開(kāi)發(fā)周期以緩解上市時(shí)間的壓力。該市場(chǎng)傳統(tǒng)上由ASSP和ASIC所主宰。 另外，由于產(chǎn)品生命周期的縮短，ASSP的固定功能特性無(wú)法滿足產(chǎn)品變化的需求。在大多數(shù)電池供電的應(yīng)用中，為了延長(zhǎng)電池的壽命，待機(jī)或靜態(tài)電流是最關(guān)鍵的參數(shù)。表1為該器件為匹配設(shè)計(jì)要求而提供的一組規(guī)范。另一方面，基于SRAM的FPGA耗費(fèi)大部分工作周期用于配置。正如文中所述，它們能夠針對(duì)低功耗和系統(tǒng)的高度整合進(jìn)行設(shè)計(jì)優(yōu)化。 圖4:非易失FPGA Lattice半導(dǎo)體公司的交叉式可編程器件MachXO就是一個(gè)很好的例子。 大多數(shù)基于LUT的FPGA沒(méi)有“零功耗”選擇。 圖1:產(chǎn)品開(kāi)發(fā)周期 低密度、低功耗CPLD 對(duì)于較小的設(shè)計(jì)，例如總線接口、橋接和手持設(shè)備（見(jiàn)圖2），使用低功耗、基于閃存的CPLD能提供更低成本的低到超低密度的解決方案。然而ASIC開(kāi)發(fā)過(guò)程需要很長(zhǎng)的開(kāi)發(fā)周期和非常高的一次性工程費(fèi)用
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