【正文】 ........................................................... 6 總體設(shè)計(jì)思路 ................................................................................................ 6 VI 總體設(shè)計(jì)框圖 ................................................................................................ 6 單元電路設(shè)計(jì) ................................................................................................... 7 輸入部分 ....................................................................................................... 7 加 /減法器部分 ..............................................................................................11 乘法器部分 ................................................................................................. 17 顯示輸出部分 .............................................................................................. 18 整體電路的設(shè)計(jì) .............................................................................................. 18 VHDL 語言 .................................................................................................... 21 3 結(jié)論與展望 ........................................ 23 結(jié)論 .............................................................................................................. 23 不足之處及對(duì)未來的展望 ................................................................................ 23 致 謝 ........................................... 24 參考 文獻(xiàn) ........................................... 25 附 錄 ........................................... 26 簡(jiǎn)易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 1 1 緒論 當(dāng) 今世界，科 學(xué)技術(shù)飛 速 發(fā) 展， 電 子 產(chǎn) 品日新月異，新的器件不 斷涌現(xiàn) 。隨著技術(shù)市場(chǎng)和人才市場(chǎng)對(duì) EDA 的需求不斷提高，本畢業(yè)設(shè)計(jì)課題就圍繞此中心展開工作。利用 PLD/FPGA，電子系統(tǒng)設(shè)計(jì)工程師可以在實(shí)驗(yàn)室中設(shè)計(jì)出專用 IC，實(shí)現(xiàn)系統(tǒng)的集成， 并且 具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)特性，使硬件的功能可像軟件一樣通過編程來修改，極大地提高了電子系統(tǒng)的 靈活性和通用能力?？?編 程 邏輯 器件（ PLD）就 是邏輯 器件 這 一“家族”中的一 個(gè)別 具特色的新成 員 。 可 編 程 邏輯 器件大致的演 變過 程如下 : ，熔 絲編 程的 PROM和 PAL器件是最早的可 編 程 邏輯 器件?？删幊踢壿嬈骷?PLD主要有以下幾種 : 可編程只讀存儲(chǔ)器 PROM (Programmable Read Only Memory) ； 可編程邏輯數(shù)組 PLA (Programmable Logic Array)； 可編程數(shù)組邏輯 PAL (Programmable Array Logic)； 通用數(shù)組邏輯 GAL (Generic Array Logic) ； 現(xiàn)場(chǎng)可編程門陣列 FPGA(Field Programmable Gate Array)； 其它可編程邏輯器件，如可編程邏輯時(shí)序機(jī) PLS、可編程多路轉(zhuǎn)接器 PMUX、可編程二極管矩陣 PDM等。 GAL器件是在 PAL基礎(chǔ)上發(fā)展起來的，其結(jié)構(gòu)仍是可編程的“與”陣列驅(qū)動(dòng)固定的“或”陣列，只是所有 GAL器件的輸出端都有輸出邏輯宏單元 OLMC (Output Logic Macro Cell)的結(jié)構(gòu)，正是這個(gè)結(jié)構(gòu)決定了 GAL器件可重組態(tài)的功能。 設(shè)計(jì)構(gòu)思 將 所要 設(shè)計(jì) 的 邏輯問題變換 成 設(shè)計(jì) 文木。在 這 里可以反復(fù)修改源文件，直到 滿意為止。在 設(shè)計(jì) 構(gòu)思時(shí) 可以直接用 設(shè)計(jì)語 言的 語 句和格式， 寫 成源文件。其主要功能與特 點(diǎn)為 : (1)設(shè)計(jì)輸 入、 處 理、 編譯 、校 驗(yàn) 、仿真、下 載 全部集成在 統(tǒng) 一的 開發(fā)環(huán) 境中，易 學(xué)易用。一般在電路的具體實(shí)現(xiàn)時(shí)，先組建低層設(shè)計(jì)，再進(jìn)行頂層設(shè)計(jì)。 總體設(shè)計(jì) 總體設(shè)計(jì)思路 對(duì) 于 計(jì) 算器的 實(shí)現(xiàn) 可以考慮分成如下三 個(gè) 主要部分： 入存儲(chǔ)部分 該 部分用于存 儲(chǔ)數(shù) 據(jù)以便于下一步的 運(yùn) 行，考 慮 使用寄存器。寄存器是由若干個(gè)正沿 D 觸發(fā)器構(gòu)成的一次能存儲(chǔ)多位二進(jìn)制代碼的時(shí)序邏輯電路。 表 21 74LS194 的控制端作用表 輸 入 輸 出 功能說明 CLR CLK 1S 0S LS RS 1?nAQ 1?nBQ 1?nCQ 1?nDQ 0 1 1 1 1 1 1 ↑ ↑ ↑ ↑ ↑ ↑ 0 1 0 1 1 0 1 0 1 1 0 0 0 1 0 1 0 0 1 nBQ nBQ A nAQ 0 nAQ nAQ nCQ nCQ B nBQ 0 nBQ nBQ nDQ nDQ C nCQ 0 nCQ nCQ 0 1 D nDQ 異步清 0 右移 右移 左移 左移 并行輸入 保持 74LS198： 74LS198 引腳圖 如圖 ， 它是具有左移、右移、清零、數(shù)據(jù)并入、并出、串入、串出等多種功能的 4 位雙向移位寄存器 ,A、 B、 C、 D、 E、 F、 G、 H 為并行輸入端，QA、 QB、 QC、 QD、 QE、 QF、 QG、 QH為并行輸出端， SLSI 為左移串行輸入端， SRSI 為右移串行輸入端， 1S 、 0S 為操作模式控制端， CLRN 為直接無條件清零端， CLK 為 時(shí)鐘脈沖輸入端， 1S 、 0S 和 CLRN 端的控制作用如上表 21。 根據(jù)全加器的邏輯功能，其真值表 如表 23： 表 23 全加器真值表 輸 入 輸 出 CI A B S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 A、 B為兩個(gè)加數(shù)， CI為來自低位進(jìn)位， S為相加的和， CO為向相鄰高位的進(jìn)位。兩個(gè)二進(jìn)制數(shù)的相減，即是加法減數(shù)的補(bǔ)碼，而補(bǔ)碼等于反碼加“ 1”，由此 可以使用加法、減法兩種功能。 圖 乘法運(yùn)算仿真圖 顯示輸 出部分 顯示部分選用 LED 發(fā)光二極管， Y1 、 Y2 、 Y 3 、 Y4 、 Y Y 6 、 Y 7 、 Y Y 9從低位到高位表示輸出結(jié)果，亮為高電平表示 1，不亮?xí)r為低電平表示 0。 clk:in std_logic。 if(reset=39。 when others=null。通過這次的論文設(shè)計(jì)，使我在如何做一篇正式的論文，如何以科學(xué)嚴(yán)謹(jǐn)?shù)膽B(tài)度來研究課題方面有了一定的了解，為我以后在工作和深入研究方面打下了堅(jiān)實(shí)的基礎(chǔ)。 作者 簽名： 日 期： 簡(jiǎn)易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 29 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取