【正文】 _logic。 entity shifter is port(data:in std_logic_vector(7 downto 0)。 在設(shè)計(jì)時(shí)不能急于求成，應(yīng)該將其劃分為各個(gè)單元電路 進(jìn)行設(shè)計(jì)然后將設(shè)計(jì)出的單元電路進(jìn)行相連。于是 我選用的 4 位二進(jìn)制乘法器是由 4 個(gè) 4 位 2 進(jìn)制加法器組成，這里的加法器我選擇 74LS283， 乘法器的 電路圖如 圖 ： 圖 乘法器電路圖 在告訴 4 位乘法器中，器件 74LS283 在加 /減法器部分已經(jīng)詳細(xì)介紹，根據(jù)上述乘法運(yùn)算公式可得乘法運(yùn)算的電路圖 如圖 ： xx 大學(xué)學(xué)士學(xué)位論文 18 圖 乘法運(yùn)算電路圖 仿真 圖如圖 ： 1011 1101=10001111。 其電路圖如 圖 ： 圖 加 /減法器電路圖 以下是本次設(shè)計(jì)的加法運(yùn)算電路圖 （ 圖 ） 以及仿真圖 （圖 ） ： 簡(jiǎn)易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 15 圖 加法運(yùn)算電路圖 M=0 時(shí)為加法， 仿真： 00001010+00001011=000010101。 表 25 為 74LS283 功能表： 表 25 74283 功能表 xx 大學(xué)學(xué)士學(xué)位論文 14 輸 入 輸 出 A B CO ∑ C1 L L L L L L L H H L L H L H L L H H L H H L L H L H L H L H H H L L H H H H H H 要實(shí)現(xiàn)八位無(wú)符號(hào)的加法的話(huà)，只需將兩片 74LS283 相連就可以了。 圖 4位串行加法器： 簡(jiǎn)易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 13 圖 4 位串行加法器 串行加法器的優(yōu)點(diǎn)是電路結(jié)構(gòu)簡(jiǎn)單，缺點(diǎn)是運(yùn)算速度慢。由真值表，可以得到 公式 ： BABAS ?? ABCO? （ ） 若采用異或門(mén)和與門(mén)實(shí)現(xiàn)， 則半加器的邏輯圖如 圖 ： 圖 半加器邏輯圖 若采用與非門(mén)實(shí)現(xiàn)，且輸入無(wú)反變量，則邏輯圖為 圖 ： 圖 半加器邏輯圖 xx 大學(xué)學(xué)士學(xué)位論文 12 半加器 的符號(hào)如圖 ： 圖 半加器符號(hào) 全加器是一種能對(duì)兩個(gè)一位二進(jìn)制數(shù)相加且考慮來(lái)自低位的進(jìn)位位（相當(dāng)于三個(gè)數(shù)相加），求出 “和 ”及向相鄰高位 “進(jìn)位 ”的邏輯電路。 圖 存儲(chǔ)部分 8 位寄存器仿真圖 通過(guò)仿真可已得出： C、 D 端輸入分別為 0011 和 1010，輸出分別為 0011 和 1010。 圖 74194 引腳圖 圖 74198 引腳圖 xx 大學(xué)學(xué)士學(xué)位論文 8 74LS194: 74LS194 引腳圖 如 圖 ， 它是具有左移、右移、清零、數(shù)據(jù)并入、并出、串入、串出等多種功能的 4 位 雙向移位寄存器 ,A、 B、 C、 D 為并行輸入端， QA、 QB、 QC、QD為并行輸出端， SLSI 為左移串行輸入端， SRSI 為右移串行輸入端， 1S 、 0S 為操作模式控制端， CLRN 為直接無(wú)條件清零端， CLK 為時(shí)鐘脈沖輸入端， 1S 、 0S 和 CLRN 端的控制作 用如表 21。因?yàn)榇瞬糠种恍枰拇婀δ埽势洚a(chǎn)生移位作用的引腳不接或者直接接地即可。 寄存器是一種用于暫存數(shù)據(jù)和運(yùn)算結(jié)果的一種時(shí)序電路，它是計(jì)算機(jī)系統(tǒng)或其它數(shù)字系統(tǒng)中除計(jì)數(shù)器之外使用最多的時(shí)序邏輯電路，其分為并入 /并出寄存器、串入 /串出、串入并出、并入串出等多種 寄存器，也有一些寄存器包含了上面的幾種寄存器的功能。因此， 該 部分主要依靠使用加法器 實(shí)現(xiàn) 各 個(gè) 部分的 運(yùn) 算。 3．兩個(gè)無(wú)符號(hào)的 4位二進(jìn)制的相乘。 第二，完成 課題 《 簡(jiǎn) 易 計(jì) 算器的 PLD 實(shí)現(xiàn) 》，完成 邏輯電 路的 設(shè)計(jì) ， 詳細(xì) 介 紹 各部分 單元電 路的作用，介 紹 整體 電 路的 設(shè)計(jì) 。在 MAX + PLUSⅡ中，可利用層次化方法來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)自頂向下的設(shè)計(jì)。 (4)支持硬件描述 語(yǔ) 言 (AHDL, VHDL 等 )。 MAX + PLUSⅡ由 邏輯設(shè)計(jì)輸 入、 設(shè)計(jì)處 理、 設(shè)計(jì) 校 驗(yàn) 、下 載編 程四大部分 組 成?；酒骷歉鞣N標(biāo)準(zhǔn)芯片，如 74 系列 TTL) 1000/2020 系列 ((COM S)芯片，實(shí)驗(yàn)時(shí)只能根據(jù)需要從中選擇最合適的，再按照事先設(shè)計(jì)好的電路搭成，不但實(shí)驗(yàn)成本高，靈活性也很小，復(fù)雜的電路設(shè)計(jì)就更困難了。 當(dāng)設(shè)計(jì) 水平提高后，可以融 會(huì)貫 通。在 這時(shí)所選擇 的器件，是你最乏 設(shè)計(jì)器 件，除了與源文件所要求的型 號(hào) 相同外 ，還 要考 慮 到其它技 術(shù)條 件是否 滿(mǎn) 足要求。 列寫(xiě)源文件 將設(shè)計(jì) 文本按照所 應(yīng) 用的 設(shè)計(jì)語(yǔ) 言的 語(yǔ) 句和格式 寫(xiě) 成源文件，上機(jī) 進(jìn) 行化 簡(jiǎn) ，仿真與測(cè)試 。只要用其中的一種方式表示就可以了，不必全部列出，用哪種方式 簡(jiǎn)單 就用哪種。 設(shè)計(jì) 的 產(chǎn) 品 結(jié) 構(gòu) 緊湊 、體 積 小、可靠性高，所以， PLD是研制新 產(chǎn) 品和改造 舊設(shè)xx 大學(xué)學(xué)士學(xué)位論文 4 備 的最佳 選擇 器件。 其缺點(diǎn)是 :集成度不高 (含 200300個(gè)門(mén) ),1/0管腳數(shù)少。 可是 PAL器件的輸出方式是由器件類(lèi)別決定的，不可以編程組態(tài)，并且只有 CMOS工藝的 PAL器件才可采用紫外線(xiàn)或電擦除。如果按照這個(gè)標(biāo)準(zhǔn)， PROM, PLA, PAL, GAL器件屬于低密度可編程邏輯器件，而 EPLD, CPLD和 FPGA屬于高密度可編程邏輯器件， 各 類(lèi) PLD的結(jié)構(gòu)及特點(diǎn) 簡(jiǎn)易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 3 PAL器件 PAL是一種現(xiàn)場(chǎng)可編程的陣列邏輯器件，其內(nèi)部由“與”陣列和“或”陣列兩部分組成，“與”陣列的輸出是“或”陣列的輸入信號(hào)，“與”陣列可編程而“或”陣列固定。 PLD 的分類(lèi) 可編程邏輯器件種類(lèi)較多，工藝上采用 CMOS, TTL , ECL技術(shù)，并不斷向更高速、更高密度、更強(qiáng)功能、更靈活的方向發(fā)展。 ， Xilinx公司提出 現(xiàn)場(chǎng) 可 編 程概念，同 時(shí) 生 產(chǎn) 了世界上第一片 FPGA器件。 PLD的發(fā)展史 歷 史上，可 編 程 邏輯 器件 經(jīng)歷了 從 PROM、 P LA、 P AL、 G AL、 E PLD、 C PLD和 FPGA等 的發(fā) 展 過(guò) 程， 在結(jié) 構(gòu)、 工藝 、集成度、功能、速度和 靈 活性方面都有很大的改 進(jìn) 和提高。 在我國(guó)隨著改革開(kāi)放的步伐加快和經(jīng)濟(jì)建設(shè)的迅速發(fā)展，對(duì) PLD器件的需求已越來(lái)越大。與此同 時(shí) ，大批 新結(jié) 構(gòu)、新 工藝 、新功能的新型 產(chǎn) 品也在不 斷 投放市場(chǎng) 。 關(guān)鍵詞 ： 自動(dòng)化 ； 可編程邏輯器件 ； 復(fù)陣列矩陣及可編程邏輯用戶(hù)系統(tǒng) IV Abstract Electronic design automation(EDA) realization and the fast development of CPLD/ FPGA technique are vitally related. CPLD/FPGA arises from the middle and later stage of 80 age, whose feature is having user programmable character. Using CPLD/FPGA, electronic system design engineers can design dedicated IC in the laboratory so that realize systematic integration, and it has static repeatedly programmable and online dynamic rebuilded character, and makes the function of hardware can amend by programming like software, which improves the flexibility and universal ability of electronic system vastly. In recent years, electronic technique has developed fast, in digital circuit PLD(Programmable Logic Device) application is the most flexible device now, but MAX + PLUSⅡ (plural array matrix and programmable logic user system)is one of the maturest, the most overall functional software whose suitable range is very widespread. This design mainly uses 74 series of device to plete the design and improvement of circuit in MAX + PLUSⅡ ,and simulates in this software, the designer can test its logic function and performance index ocularly. Key words: automation。CPLD/FPGA 是 80 年代中后期出現(xiàn)的，其特點(diǎn)是具有用戶(hù)可編程的特性。 畢業(yè)設(shè)計(jì)（論文） 題目： 簡(jiǎn)易計(jì)算 器 的 PLD 實(shí)現(xiàn)