【正文】 、圖表要求： 1）文字通順，語言流暢，書寫字跡工整，打印字體及大小符合要求，無錯(cuò)別字，不準(zhǔn)請他人代寫 2）工程設(shè)計(jì)類題目的圖紙，要求部分用 尺規(guī)繪制，部分用計(jì)算機(jī)繪制，所有圖紙應(yīng)符合國家技術(shù)標(biāo)準(zhǔn)規(guī)范。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 xx 大學(xué)學(xué)士學(xué)位論文 30 注 意 事 項(xiàng) （論文）的內(nèi)容包括： 1）封面（按教務(wù)處制定的標(biāo)準(zhǔn)封面格式制作） 2）原創(chuàng)性聲明 3）中文摘要 （ 300 字左右）、關(guān)鍵詞 4）外文摘要、關(guān)鍵詞 5）目次頁（附件不統(tǒng)一編入） 6）論文主體部分：引言（或緒論）、正文、結(jié)論 7）參考文獻(xiàn) 8）致謝 9）附錄（對(duì)論文支持必要時(shí)） ：理工類設(shè)計(jì)（論文）正文字?jǐn)?shù)不少于 1 萬字（不包括圖紙、程序清單等），文科類論文正文字?jǐn)?shù)不少于 萬字。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝　⒖s印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉績?nèi)容。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。 不但幫助我順利的完成了論文，而且使我對(duì)自己更有信心， 能更好的面對(duì)以后工作 生活的中的挑戰(zhàn)， 最后，我還要感謝四年來 的老師和 同學(xué)們，是他們給了我支持，能使我順利地完成了四年的大學(xué)學(xué)業(yè)。 這次畢業(yè)論文設(shè)計(jì)，使我 認(rèn)識(shí)到加強(qiáng) 與老師之間的交流 的重要性 。 xx 大學(xué)學(xué)士學(xué)位論文 24 致 謝 這次的畢業(yè)論文設(shè)計(jì)，使我 學(xué)會(huì)了如何通過各個(gè)途徑 ， 包括圖書館、書店和互聯(lián)網(wǎng)來查找自己所需要的數(shù)據(jù)，學(xué)到一些以前 不知道 的 知識(shí)，擴(kuò)大了知識(shí)面，使我的自學(xué)能力有了進(jìn)一步的提高。 移位寄存器 仿真圖 如圖 : 圖 74194 仿真圖 簡易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 23 3 結(jié)論與展望 結(jié)論 通過多次的仿真，最終確定電路圖的正確性，它能夠完成本次設(shè)計(jì)的要求，實(shí)現(xiàn)加、減、乘等簡單的運(yùn)算，并且正確的顯示結(jié)果。 end process。 end case。 when 11=qout=data。 xx 大學(xué)學(xué)士學(xué)位論文 22 when 10=qout=qout(6 downto 0)amp。 else case mode is when 01=qout=shift_rightamp。139。 architecture art of shifter is begin process begin wait until(rising_edge(clk))。 qout:buffer std_logic_vector(7 downto 0))。 reset:in std_logic。 shift_left:in std_logic。 entity shifter is port(data:in std_logic_vector(7 downto 0)。 當(dāng)數(shù)據(jù)輸入時(shí)通過高低電平判斷 運(yùn)算 是加、減法還是乘、法， M2=1 且 M1=O 時(shí)電路進(jìn) 行加法運(yùn)算， M2=1 且 M1=1 時(shí) 電路進(jìn)行減法運(yùn)算， M2=0 時(shí)電路進(jìn)行乘法運(yùn)算， 最后譯碼顯示結(jié)果。 在設(shè)計(jì)時(shí)不能急于求成，應(yīng)該將其劃分為各個(gè)單元電路 進(jìn)行設(shè)計(jì)然后將設(shè)計(jì)出的單元電路進(jìn)行相連。 整體電路的設(shè)計(jì) 整體電路的設(shè)計(jì)就是將上面各個(gè)部分的單元電路進(jìn)行相連，注意各個(gè)高低電平之間的相連。于是 我選用的 4 位二進(jìn)制乘法器是由 4 個(gè) 4 位 2 進(jìn)制加法器組成，這里的加法器我選擇 74LS283， 乘法器的 電路圖如 圖 ： 圖 乘法器電路圖 在告訴 4 位乘法器中，器件 74LS283 在加 /減法器部分已經(jīng)詳細(xì)介紹，根據(jù)上述乘法運(yùn)算公式可得乘法運(yùn)算的電路圖 如圖 ： xx 大學(xué)學(xué)士學(xué)位論文 18 圖 乘法運(yùn)算電路圖 仿真 圖如圖 ： 1011 1101=10001111。 圖 減法電路仿真圖 簡易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 17 乘法器部分 在計(jì)算機(jī)中， 根據(jù)公式 2..3 可以將乘法運(yùn)算分解為加法運(yùn)算來實(shí)現(xiàn)， 例如輸入信號(hào)A=a3a2a1a0,B=b3b2b1b0,A、 B 都是 4 位二進(jìn)制數(shù)， M 是輸出的乘積信號(hào)。 其電路圖如 圖 ： 圖 加 /減法器電路圖 以下是本次設(shè)計(jì)的加法運(yùn)算電路圖 （ 圖 ） 以及仿真圖 （圖 ） ： 簡易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 15 圖 加法運(yùn)算電路圖 M=0 時(shí)為加法， 仿真： 00001010+00001011=000010101。 首先要實(shí)現(xiàn)反碼求法：當(dāng)輸入為“ 0”時(shí)，取原碼；輸入為“ 1”時(shí)，取反碼，于是可以用異或門來實(shí)現(xiàn)。 表 25 為 74LS283 功能表： 表 25 74283 功能表 xx 大學(xué)學(xué)士學(xué)位論文 14 輸 入 輸 出 A B CO ∑ C1 L L L L L L L H H L L H L H L L H H L H H L L H L H L H L H H H L L H H H H H H 要實(shí)現(xiàn)八位無符號(hào)的加法的話，只需將兩片 74LS283 相連就可以了。這種加法器只用于對(duì)運(yùn)算速度要求不高的場合。 圖 4位串行加法器： 簡易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 13 圖 4 位串行加法器 串行加法器的優(yōu)點(diǎn)是電路結(jié)構(gòu)簡單，缺點(diǎn)是運(yùn)算速度慢。由真值表 得表 24和公式 ： 表 24 卡諾圖 CIABBC IACIBACIBAS ???? CIAB CIBACO ??? () 3. 串行進(jìn)位加法器（行波進(jìn)位加法器） 兩個(gè)多位數(shù)相加，除最低位外，每一位都必須使用全加器。由真值表，可以得到 公式 ： BABAS ?? ABCO? （ ） 若采用異或門和與門實(shí)現(xiàn)， 則半加器的邏輯圖如 圖 ： 圖 半加器邏輯圖 若采用與非門實(shí)現(xiàn)，且輸入無反變量，則邏輯圖為 圖 ： 圖 半加器邏輯圖 xx 大學(xué)學(xué)士學(xué)位論文 12 半加器 的符號(hào)如圖 ： 圖 半加器符號(hào) 全加器是一種能對(duì)兩個(gè)一位二進(jìn)制數(shù)相加且考慮來自低位的進(jìn)位位（相當(dāng)于三個(gè)數(shù)相加），求出 “和 ”及向相鄰高位 “進(jìn)位 ”的邏輯電路。 半加器是一種能對(duì)兩個(gè) 1位二進(jìn)制數(shù)（不考慮來自低位的進(jìn)位）進(jìn)行相加運(yùn)算而求得“和 ”及向相鄰高位 “進(jìn)位 ”的邏輯電路。 圖 存儲(chǔ)部分 8 位寄存器仿真圖 通過仿真可已得出： C、 D 端輸入分別為 0011 和 1010，輸出分別為 0011 和 1010。 以下是本次設(shè)計(jì)的輸入儲(chǔ)存部分電路圖 （圖 ） 以及仿真圖 （圖 、圖 ） ： 簡易計(jì)算機(jī)的 PLD 實(shí)現(xiàn) 9 圖 存儲(chǔ)部分電路圖 仿真： 在 A 端和 B 端分別輸入 00010010 和 00110101 或者 在 C 端和 D 端分別輸入0011 和 1010。 圖 74194 引腳圖 圖 74198 引腳圖 xx 大學(xué)學(xué)士學(xué)位論文 8 74LS194: 74LS194 引腳圖 如 圖 ， 它是具有左移、右移、清零、數(shù)據(jù)并入、并出、串入、串出等多種功能的 4 位 雙向移位寄存器 ,A、 B、 C、 D 為并行輸入端， QA、 QB、 QC、QD為并行輸出端， SLSI 為左移串行輸入端， SRSI 為右移串行輸入端， 1S 、 0S 為操作模式控制端， CLRN 為直接無條件清零端， CLK 為時(shí)鐘脈沖輸入端， 1S 、 0S 和 CLRN 端的控制作 用如表 21。因?yàn)?74LS198 和74LS194 具有保持功能，當(dāng)輸入數(shù)據(jù)時(shí)，同時(shí)會(huì)給其脈沖，這樣數(shù)據(jù)就進(jìn)入了芯片。因?yàn)榇瞬糠种恍枰拇婀δ?，故其產(chǎn)生移位作用的引腳不接或者直接接地即可。它具有接收數(shù)據(jù)、存放數(shù)據(jù)或傳送數(shù)據(jù)的功能。 寄存器是一種用于暫存數(shù)據(jù)和運(yùn)算結(jié)果的一種時(shí)序電路，它是計(jì)算機(jī)系統(tǒng)或其它數(shù)字系統(tǒng)中除計(jì)數(shù)器之外使用最多的時(shí)序邏輯電路，其分為并入 /并出寄存器、串入 /串出、串入并出、并入串出等多種 寄存器，也有一些寄存器包含了上面的幾種寄存器的功能。 3． 輸 出 顯 示部分 輸 出 顯 示部 分 用發(fā)光二級(jí)管來實(shí)現(xiàn)指示二