畢業(yè)設(shè)計論文—基于fpga的電子琴設(shè)計(存儲版)
【正文】 ............................ 7 防抖動模塊 .................................................................................................................... 8 鍵盤譯碼模塊 ................................................................................................................ 9 VHDL音樂硬件演奏電路系統(tǒng)仿真與調(diào)試 .............................................................................. 11 .................................................................................................................. 11 仿真 .........................................................................................................................12 .........................................................................................................................12 .....................................................................................................................13 ............................................................................................................................13 .....................................................................................................................14 .....................................................................................................................14 總 結(jié) ..........................................................................................................................................15 參考文獻 .....................................................................................................................................16 基于 FPGA 的電子琴設(shè)計 1 前言 EDA 技術(shù)是電子設(shè)計的發(fā)展趨勢，利用 EDA 工具可以代替設(shè)計者完成電子系統(tǒng)設(shè)計中的大部分工作。當前市場上的電子琴價格昂貴，且產(chǎn)品升級換代必須更新大部分的硬件，很難降低其生產(chǎn)成本 .FPGA 技術(shù)的出現(xiàn)及迅速發(fā)展，為利用軟件實現(xiàn)較大規(guī)模的數(shù)字電路設(shè)計提供了方便，降低了數(shù)字電路的設(shè)計周期和相關(guān)產(chǎn)品的成本。 FPGA（ Field－ Programmable Gate Array），現(xiàn)場可編程門陣列，它是在 PAL、 GAL、CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 EDA 工具從數(shù)字系統(tǒng)設(shè)計的單一領(lǐng)域，發(fā)展到 了 今天，應(yīng)用范圍已 經(jīng)涉及模擬、微波等多個領(lǐng)域，可以實現(xiàn)各個領(lǐng)域電子系統(tǒng)設(shè)計的測試、設(shè)計方針和布局布線等。目前常用的 IEEE 標準硬件描述語言有 VHDL 和 VerilogHDL。 系統(tǒng)組成結(jié)構(gòu)，如圖 21所示。當一個 8Hz的時鐘脈沖來到時，樂譜發(fā)生器模塊輸出一個音符數(shù)據(jù)給分頻系數(shù)模塊，分頻系數(shù)模塊輸出此音符相應(yīng)的分頻系數(shù)，將分頻系數(shù)送給數(shù)控分頻器模塊，當100kHz 的時鐘脈沖來到時，數(shù)控分頻器就根據(jù)分頻系數(shù)輸出相應(yīng)的頻率 (即此音符所對應(yīng)的發(fā)生頻 率 )給揚聲器，揚聲器就可發(fā)出對應(yīng)音符的聲音來 .連續(xù)的 8Hz 的時鐘脈沖就將樂譜發(fā)生器里所存儲的音符數(shù)據(jù)一個接一個的送給了分頻系數(shù)模塊，再經(jīng)過數(shù)控分頻模塊 ,最后揚聲器一個接一個的發(fā)出音符數(shù)據(jù)所對應(yīng)的聲音 ，樂曲也就連貫了。 entity em is port(clk1M: in std_logic。 cp4out : out std_logic_vector(3 downto 0))。 cp4in : in std_logic_vector(3 downto 0)。 end ponent 。 signal tone1: integer range 770 to 1024。 begin key_x =x。 u8:tone port map (index ,tone1)。而要準確地演奏出一首樂曲，僅僅讓揚聲器能夠 發(fā)聲 是不 基于 FPGA 的電子琴設(shè)計 7 夠的，還必須準確地控制樂曲的節(jié)奏，即樂曲中每個音符的發(fā)生頻率及其持續(xù)時間是樂曲能夠連續(xù)演奏的兩個關(guān)鍵因素。 clk100k ,clk195: out std_logic。 signal cp2:std_logic_vector(1 downto 0)。 count:=0。 基于 FPGA 的電子琴設(shè)計 8 p2: process(clk_100k) variable count1: integer range 0 to 12500。 clk_8=39。139。 clk195=clk_195。 entity fangdou is port(clk195in: in std_logic。) then q1=key_in。139。 library ieee。 num_f,music_f :out std_logic )。event and clk98in =39。 when 011101= numdec =0111。event and clk98in =39。 numf =not (numdec(3) and numdec(2) and numdec(1) and numdec(0))。 基于 FPGA 的電子琴設(shè)計 12 圖 41 頂層模塊仿真示意圖 圖 41頂層模塊的仿真 頻器 仿真 分頻器仿真，如圖
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