數(shù)字邏輯電路實(shí)驗(yàn)報(bào)告(存儲版)
【正文】 =39。039。139。139。039。139。 BEGIN WAIT ON cclk UNTIL (cclk39。c16 = 39。 ELSIF(count_4=0100)THEN count_4 := 0101。039。c16 = 39。 ELSIF(count_4=1100)THEN count_4 := 1101。039。 OR st=39。 s2=39。 s6=39。 s4=d4。 END WORK。 s2=d2。 s5=39。 s1=39。 PROCESS(c16,st,clr) BEGIN IF(c16 =39。 ELSIF(count_4=1110)THEN count_4 := 1111。c16 = 39。039。 ELSIF(count_4=0110)THEN count_4 := 0111。c16 = 39。039。 END PROCESS。039。039。039。139。 cclk = st AND clk。 and d1=39。 and d5=39。 and d0=39。 and d4=39。EVENT AND clk=39。 d3=d2。 END PROCESS。 ELSIF(count_4=11)THEN count_4 := 10。EVENT AND clk=39。實(shí)驗(yàn)五：串并轉(zhuǎn)換電路原理圖：控制邏輯十六進(jìn)制計(jì)數(shù)器GAL方程：VHDL代碼：LIBRARY IEEE。 END PROCESS。 Q6 = 39。 ELSIF(count_3=01)THEN count_3 := 10。139。039。)THEN IF(count_4=00)THEN count_4 := 01。039。139。 IF(Q339。 ELSIF(count_5=011)THEN count_5 := 100。Q3 = 39。ARCHITECTURE DISTRIBUTER OF exp5tx ISBEGIN PROCESS(clk,Q3,Q5) VARIABLE count_5 : STD_LOGIC_VECTOR(2 DOWNTO 0)。k4=d4 XOR c4。d3=(NOT c1) AND c2 AND c3 AND c4。s1=i4 XOR i2 XOR i1。ENTITY hamm ISPORT(i1,i2,i3,i4,e1,e2,e3,e4:IN STD_LOGIC。D=(NOT W AND NOT X AND NOT Y AND Z) OR (NOT W AND X AND NOT Y AND NOT Z) OR (NOT W AND X AND Y AND Z) OR (W AND NOT X AND Y AND NOT Z) OR (W AND X AND Y AND Z)。數(shù)字邏輯電路實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)二：16進(jìn)制譯碼器原理圖：GAL方程：PLD16V8BASIC GATESLQY USTC W X Y Z NC NC NC NC NC GNDNC A B C D E F G NC VCC/A=/W*/X*/Y*Z+/W*X*/Y*/Z+W*/X*Y*Z+W*X*/Y*Z//B=/W*/X*/Y*Z+/W*X*/Y*Z+/W*X*Y*/Z+W*/X*Y*Z+W*X*/Y*/Z+W*X
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