【正文】 (310) 譯碼器輸出 能夠跟上輸入信號(hào) 的變 化，不會(huì)發(fā)生過(guò)載 現(xiàn)象，因而不會(huì)形成很大的失真。通常， ΔM系統(tǒng)中的抽樣頻率要比 PCM系統(tǒng)的抽樣頻率高得多 (通常要高兩倍以上 )。 積分器 無(wú) 論是編碼器中的積分器，還是譯碼器中的積分器，都可以利 用 RC 電路實(shí)現(xiàn)。由此可見(jiàn)，簡(jiǎn)單增量調(diào)制系統(tǒng)的傳輸過(guò)程中， 不僅包含有量化噪聲，而且還包含有誤碼噪聲，這一點(diǎn)是進(jìn)行抗噪聲性能分析的根據(jù)。所以，我們?cè)谶@用 Verilog 語(yǔ)言 對(duì)其進(jìn)行編程。 ? 用戶定義原語(yǔ)（ UDP）創(chuàng)建的靈活性。 ? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 ? 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 天津大學(xué)仁愛(ài)學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 17 ? 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 ModelSim 分幾種不同的版本： SE、 PE、 LE 和 OEM，其 中 SE 是最高級(jí)的版本，而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice 等 FPGA 廠商設(shè)計(jì)工具中的均是其 OEM 版本。 wire data。 30。 30。 30。 30。 30。 30。 reg clk。 30。 x = 0 。 x = 0 。 rst_n=0。 end delta_m uu1( clk, rst_n, x, data)。 30。 30。 30。 30。 30。 rst_n = 1。 reg rst_n。它采用直接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè) 計(jì)的首選仿真軟件。 Quartus II 提 供了完全 集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，天津大學(xué)仁愛(ài)學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 18 并將其保存為設(shè)計(jì)實(shí)體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計(jì)方 法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與時(shí)序邏輯仿真工具； 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用 SignalTap II 邏 輯分析工具進(jìn)行嵌入式的邏輯分析； 支持 軟件源文件的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件； 使用組合編譯方式可一次完成整體設(shè)計(jì)流程； 自動(dòng)定位編譯錯(cuò)誤； 高效的期間編程與驗(yàn)證工具； 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng) 表文件和 Verilog 網(wǎng)表文件。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 ? Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。 ? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級(jí)、門(mén)級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。現(xiàn)在 Cadence 對(duì)于 Gateway 公司的 Verilog 和 VerilogXL 模 擬器擁有全部的財(cái)產(chǎn)權(quán)。兩種 HDL 均為 IEEE 標(biāo)準(zhǔn)。當(dāng)然，如果不存在誤碼， 與 的波形就是完全相同的，即便如此，經(jīng)過(guò)低通 濾波器以后也不能完全恢復(fù)出 ，而只能恢復(fù)出 ，這是由量化引起的失真。(t)由 本地譯碼器產(chǎn)生。因此， 值應(yīng)適當(dāng)選取，不能太大。為此，需要對(duì) 系統(tǒng)中的量化過(guò)程和系統(tǒng)的有關(guān)參數(shù)進(jìn)行分析。這樣，通過(guò)低通濾波器 (截止頻率為 )之后的輸出量化噪聲功率為： (33) 設(shè)信號(hào)工作于臨界狀態(tài)，則對(duì)于頻率為 的正弦信號(hào)來(lái)說(shuō)，結(jié)合式 (638)給出的信號(hào)幅值最大值，可以推導(dǎo)出信號(hào)最大輸出功率： (34) 利用式 (643)和式 (644)經(jīng)化簡(jiǎn)和近似處理之后，可以得 系統(tǒng)最大量化信噪比： (35) 誤碼信噪比 由誤碼產(chǎn)生的噪聲功率計(jì)算起來(lái)比較復(fù)雜，因此，這里僅給出計(jì)算的思路和結(jié)論，詳細(xì)的推導(dǎo)和分析請(qǐng) 讀者參閱有關(guān)資料。 對(duì)積分器的輸出 信號(hào)進(jìn)行低通濾波，濾除波形中的高頻成分，即可得到與原始模擬信號(hào)十分近似的解調(diào)信號(hào)，如圖 31 所示。細(xì)心的讀者會(huì)發(fā)現(xiàn)圖 23 中的 f′(t)和圖 21 的波形不一樣。 即當(dāng) f(iΔt)f′(iΔt_)時(shí)，上升一個(gè) σ，發(fā) “ 1” 碼； 當(dāng) f(iΔt)f′(iΔt_)時(shí)，下降一個(gè) σ，發(fā) “ 0” 碼。(t)比 較，倘若 x(t)＞x180。 編碼的基本思想： 假設(shè)一個(gè)模擬 信 號(hào) x(t) (為作圖方便起見(jiàn)，令 x(t) ≥ 0)，可以用一時(shí)間間隔為Δt，幅度差為 177。 增量調(diào)制獲得廣泛應(yīng)用的原因主要有以下幾點(diǎn)： ? 在比特率較低時(shí)，增量調(diào)制的量化信噪比高于 PCM 的量化信噪比； ? 增量調(diào)制的抗誤碼性能好。主要介紹了解調(diào)技術(shù)的基本原理以及增量調(diào)制抗噪聲性能。 Modelsim 軟件簡(jiǎn)介 Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語(yǔ)言仿 真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支 持 VHDL 和 Verilog 混 合仿真的仿真器。前者由 Gateway Design Automation 公司（該公司于 1989 年被Cadence 公司 收購(gòu)）開(kāi)發(fā)。出于簡(jiǎn)便和成本考慮，一般利用軟件來(lái)實(shí)現(xiàn)大部分操作，除非需要更高的速 度以滿足性能指標(biāo)。由于 FPGA 中的邏輯單元是可編程的，可針對(duì)特定的應(yīng)用而定制硬件。隨著模擬集成電路技術(shù)的發(fā)展， 70 年代 末出現(xiàn)了音節(jié)壓擴(kuò)增量調(diào)制集成單片， 80 年代 出現(xiàn)了瞬時(shí)壓擴(kuò)集成單片，單片內(nèi)包括了開(kāi)關(guān)電容濾波器與開(kāi)關(guān)電容積分器，集成度不斷提高，使增量調(diào)制的編碼器的體積減小，功耗降低。 A 律 PCM 用于歐洲和中國(guó)， U 律 PCM 用于北美和日本。 非均勻量化根據(jù)幅度的不同區(qū)間來(lái)確定量化間隔，幅度小的區(qū)間量化間隔取得小，幅度大的區(qū)間量化間隔取得大。該模擬信號(hào)經(jīng)過(guò)抽樣后還應(yīng)當(dāng)包含原信號(hào)中所有信息，也就是說(shuō)能無(wú)失真的恢復(fù)原模擬信號(hào)。 PCM 有兩個(gè)標(biāo)準(zhǔn)（表現(xiàn)形式）即 E1 和 T1。 PCM 簡(jiǎn)介 PCM 中文稱脈碼調(diào)制，由 1937 年提出的，這一概念為數(shù)字通信奠定了基礎(chǔ)， 60 年代它開(kāi)始應(yīng)用于市內(nèi)電話網(wǎng)以擴(kuò)充容量，使已有音頻電纜的大部分芯線的傳輸容量擴(kuò)大 24～ 48 倍。它是作為 ASIC 領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 增量調(diào)制簡(jiǎn)稱 ，它是繼 PCM 之后出現(xiàn)的又一種模擬信號(hào)數(shù)字化方法。 最后提出了硬件實(shí)現(xiàn)的方案以及三種芯片的選型與設(shè)計(jì)，給出了簡(jiǎn)要的電路圖和時(shí)序圖。 八、主要參考文獻(xiàn) [1] 沈保鎖、侯春萍．現(xiàn)代通信原理（第二版） ．北京 .國(guó)防工業(yè)出版社 ， 2020， 7． [2] 樊昌信．通信原理 (第六版 )． 北京 ． 國(guó)防工業(yè)出版社 ． 2020， 8 ． [3] EDA 先鋒工作室、王成、 蔡海寧、吳繼華． Altera FPGA/CPLD．北京：人民郵電出版社，2020． 2． [4] 夏宇聞． Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 （第二版） ．北京航空航天大學(xué)出版社． 2020． 6． [5]． A Verilog HDL， Third Edition (Verilog HDL 入門(mén) ) ．北京航空航天大學(xué)出版社． 2020， 9． [6] 王紅，彭亮，于宗光 .FPGA現(xiàn)狀與發(fā)展趨勢(shì) [J].電子與封裝， 2020,7,32 選題是否合適： 是□ 否□ 課題能否實(shí)現(xiàn)： 能□ 不能□ 指導(dǎo)教師（簽字） 年 月 日 選題是否合適： 是□ 否□ 課題能否實(shí)現(xiàn)： 能□ 不能□ 審題小組組長(zhǎng)（簽字） 年 月 日 畢業(yè)設(shè)計(jì)（論文） 說(shuō)明書(shū) 題目 ： 基于 FPGA 的增量調(diào)制與解調(diào) 系 名 信息工程 系 專 業(yè) 通信工程 學(xué) 號(hào) 6008202181 學(xué)生姓名 王藝蓉 指導(dǎo)教師 楊敬鈺 2020 年 6 月 8 日 摘 要 本文的設(shè)計(jì)采用 FPGA 來(lái)實(shí)現(xiàn)增量調(diào)制 Δ M 的調(diào)制與解調(diào)。 三、研究目標(biāo) 在 Quartus II軟件上實(shí)現(xiàn)增量調(diào)制與解調(diào)。 PLD的這些優(yōu)點(diǎn)使得 PLD技術(shù)在 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA軟件和硬件描述語(yǔ)言（ HDL)的進(jìn)步。這些可編輯元件可以被 用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。增量調(diào)制的基本原理是于 1946 年提出的，它是一種最簡(jiǎn)單的差值脈沖編碼。 二、參考文獻(xiàn) [1] 沈保鎖 侯春萍編著．現(xiàn)代通信原理（第二版） ．北京 .國(guó)防工業(yè)出版社 ， 2020，7． [2] 樊昌信編 著 ．通信原理 (第六版 )． 北京 ． 國(guó)防工業(yè)出版社 ． 2020， 8 ． [3] EDA 先鋒工作室 王成 蔡海寧 吳繼華編著． Altera FPGA/CPLD．北京：人民郵電出版社， 2020． 2． [4] 夏宇聞編著． Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 （第二版） ．北京航空航天大學(xué)出版社． 2020． 6． [5]． A Verilog HDL， Third Edition (Verilog HDL 入門(mén) ) ．北京航空航天大學(xué)出版社． 2020， 9． [6] 王紅，彭亮，于宗光編著 .FPGA現(xiàn)狀與發(fā)展趨勢(shì) [J].電子與封裝， 2020,7,32 三、設(shè)計(jì)（研究）內(nèi)容和要求（包括設(shè)計(jì)或研究?jī)?nèi)容、主要指標(biāo)與技術(shù)參數(shù)，并根據(jù)課題性質(zhì)對(duì)學(xué)生提出 具體要求。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。） 一位二進(jìn)制碼只能代表兩種狀態(tài)，當(dāng)然就不可能表示模擬信號(hào)的抽樣值。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 熟練掌握 Verilog 語(yǔ)言的編程方法。 增量調(diào)制具有以下三個(gè)特點(diǎn)：①電路簡(jiǎn)單；②數(shù)據(jù)率低于 40 千比特 /秒時(shí)，話音質(zhì)量好，增量調(diào)制一般采用的數(shù)據(jù)率為 32 千比特 /秒或 16 千比特 /秒；③抗信道誤碼性能好，能工作于誤碼率為 103 的信道，因此 ,增量調(diào)制適用于軍事通信、散射通信和農(nóng)村電話網(wǎng)等中等質(zhì)量的通信系統(tǒng)。 PLD能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡(jiǎn)單的 74電路，都可以用 PLD來(lái)實(shí)現(xiàn)。 自 1985年 Xilinx公司推出第一片現(xiàn)場(chǎng)可編程邏輯器件（ FPGA）至今， FPGA已經(jīng)歷了十幾年的發(fā)展歷史。 熟練掌握 Verilog 語(yǔ)言 的編程方法。在理解原理的基礎(chǔ)上，將調(diào)制解調(diào)進(jìn)行模塊化劃分，提出了實(shí)現(xiàn)的思路和方法。 verilog HDL ARATBST Design based on FPGA to realize the delta modulation Δ M modulation and demodulation. The delta modulation Δ M modula