【正文】 PLD產(chǎn)品，一般分為：基于乘積項(xiàng)（ ProductTerm）技術(shù)， EEPROM（或 Flash）工藝的中小規(guī)模 PLD，以及基于查找表（ LookUp table）技術(shù)， SRAM工藝的大規(guī)模 PLD/FPGA。 PLD的這些優(yōu)點(diǎn)使得 PLD技術(shù)在 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA軟件和硬件描述語(yǔ)言（ HDL)的進(jìn)步。在 PCB完成以后，還可以利用 PLD的在線(xiàn)修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 PLD如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入法，或是硬件描述語(yǔ)言自由的設(shè)計(jì)一 個(gè)數(shù)字系統(tǒng)。 PLD是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的影響絲毫不亞 于 70年代單片機(jī)的發(fā)明和使用。這些可編輯元件可以被 用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。增量調(diào)制技術(shù)還可應(yīng)用于圖像信號(hào)的數(shù)字化處理。隨著模擬集成電路技術(shù)的發(fā)展， 70 年代末出現(xiàn)了音節(jié)壓擴(kuò)增量調(diào)制集成單片， 80 年代出現(xiàn)了瞬時(shí)壓擴(kuò)集成單片，單片內(nèi)包括了開(kāi)關(guān)電容濾波器與開(kāi)關(guān)電容 積分器，集成度不斷提高，使增量調(diào)制的編碼器的體積減小，功耗降低。增量調(diào)制的基本原理是于 1946 年提出的，它是一種最簡(jiǎn)單的差值脈沖編碼。 1946 年由法國(guó)工程師 De Loraine 提出，目的在于簡(jiǎn)化模擬信號(hào)的數(shù)字化方法。 將增量調(diào)制與解調(diào)中的每個(gè)模塊逐一進(jìn)行編程，然后在 Altera QuartusⅡ軟件上進(jìn)行實(shí)現(xiàn)，最終將整個(gè)調(diào)制與解調(diào)過(guò)程在 Altera QuartusⅡ上實(shí)現(xiàn)。 學(xué)習(xí)軟件 Altera QuartusⅡ的使用方法。 二、參考文獻(xiàn) [1] 沈保鎖 侯春萍編著．現(xiàn)代通信原理（第二版） ．北京 .國(guó)防工業(yè)出版社 ， 2020，7． [2] 樊昌信編 著 ．通信原理 (第六版 )． 北京 ． 國(guó)防工業(yè)出版社 ． 2020， 8 ． [3] EDA 先鋒工作室 王成 蔡海寧 吳繼華編著． Altera FPGA/CPLD．北京：人民郵電出版社， 2020． 2． [4] 夏宇聞編著． Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 （第二版） ．北京航空航天大學(xué)出版社． 2020． 6． [5]． A Verilog HDL， Third Edition (Verilog HDL 入門(mén) ) ．北京航空航天大學(xué)出版社． 2020， 9． [6] 王紅，彭亮，于宗光編著 .FPGA現(xiàn)狀與發(fā)展趨勢(shì) [J].電子與封裝， 2020,7,32 三、設(shè)計(jì)（研究）內(nèi)容和要求（包括設(shè)計(jì)或研究?jī)?nèi)容、主要指標(biāo)與技術(shù)參數(shù)，并根據(jù)課題性質(zhì)對(duì)學(xué)生提出 具體要求。 5) FPGA 采用高速 CMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。其主要特點(diǎn)是： 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶(hù)不需要投片生產(chǎn)，就能得到合用的芯片。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線(xiàn)（ Interconnect）三個(gè)部分。在增量調(diào)制系統(tǒng)的發(fā)端調(diào)制后的二進(jìn)制代碼 1和 0 只表示信號(hào)這一個(gè)抽樣時(shí)刻相對(duì)于前一個(gè)抽樣時(shí)刻是增加 (用 1 碼 )還是減少(用 0 碼 )?？墒牵靡晃淮a卻可以表示相鄰抽樣值的相對(duì) 大小，而相鄰抽樣值的相對(duì)變化將能同樣反映模擬信號(hào)的變化規(guī)律。 畢業(yè)設(shè)計(jì)（論文）任務(wù)書(shū) 題目： 基于 FPGA 的增量調(diào)制與解調(diào) 系 名 信息系 專(zhuān) 業(yè) 通信工程 學(xué) 號(hào) 6008202181 學(xué)生姓名 王藝蓉 指導(dǎo)教師 楊敬鈺 職 稱(chēng) 副教授 2020 年 3 月 15 日 一、原始依據(jù)（包括設(shè)計(jì)或論文的工作基礎(chǔ)、研究條件、應(yīng)用環(huán)境、工作目的等。） 一位二進(jìn)制碼只能代表兩種狀態(tài)，當(dāng)然就不可能表示模擬信號(hào)的抽樣值。增量調(diào)制最主要的特點(diǎn)就是它所產(chǎn)生的二進(jìn)制代碼表示模擬信號(hào)前后兩個(gè)抽樣值的差別 (增加、還是減少 )而不是代表抽樣值本身的大小，因此把它稱(chēng)為增量調(diào)制。收端譯碼器每收到一個(gè) 1 碼，譯碼器的輸出相對(duì)于前一個(gè)時(shí)刻的值上升一個(gè)量化階，而收到一個(gè) 0 碼，譯碼器的輸出相對(duì)于前一個(gè)時(shí)刻的值下降一個(gè)量化階。 現(xiàn)場(chǎng)可編程門(mén)陣列（ FPGA）是可編程器件。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 4） FPGA 是 ASIC 電路 中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 本課題要求在深入了增量調(diào)制與解調(diào)的基礎(chǔ)之上，使用 Altera QuartusⅡ 仿真增量調(diào)制與解調(diào)，并在 FPGA 上實(shí)現(xiàn)。） 理解增量調(diào)制與解調(diào)的工作原理和調(diào)節(jié)與解調(diào)的系統(tǒng)框圖。 熟練掌握 Verilog 語(yǔ)言的編程方法。 指導(dǎo)教師（簽字） 年 月 日 審題小組組長(zhǎng)（簽字） 年 月 日 天津大學(xué)仁愛(ài)學(xué)院本科生畢業(yè)設(shè)計(jì)（論文）開(kāi)題報(bào)告 課題名稱(chēng) 基于 FPGA 的增量調(diào)制與解調(diào) 系 名 信息工程系 專(zhuān) 業(yè) 通信工程 學(xué)生姓名 王藝蓉 指導(dǎo)教師 楊敬鈺 一、 課題來(lái)源及意義 增量調(diào)制 增量調(diào)制簡(jiǎn)稱(chēng)Δ M 或增量脈碼調(diào)制方式（ DM），它是繼 PCM 后出現(xiàn)的又一種模擬信號(hào)數(shù)字化的方法。主要在軍事通信和衛(wèi)星通信中廣泛使用，有時(shí)也作為高速大規(guī)模集成電路中的 A/D 轉(zhuǎn)換器使用。早期的語(yǔ)言增量調(diào)制編碼 器是由分立元件組成的。 增量調(diào)制具有以下三個(gè)特點(diǎn)：①電路簡(jiǎn)單；②數(shù)據(jù)率低于 40 千比特 /秒時(shí)，話(huà)音質(zhì)量好，增量調(diào)制一般采用的數(shù)據(jù)率為 32 千比特 /秒或 16 千比特 /秒；③抗信道誤碼性能好，能工作于誤碼率為 103 的信道，因此 ,增量調(diào)制適用于軍事通信、散射通信和農(nóng)村電話(huà)網(wǎng)等中等質(zhì)量的通信系統(tǒng)。 FPGA FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 目前以硬件描述語(yǔ)言（ Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。在大多數(shù)的 FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 PLD能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡(jiǎn)單的 74電路，都可以用 PLD來(lái)實(shí)現(xiàn)。通過(guò)軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。使用 PLD來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB面積，提高系統(tǒng)的可靠性。 二、國(guó)內(nèi)外發(fā)展現(xiàn)狀 PLD/FPGA的開(kāi)發(fā)軟件包括 Altera公司的 QuartusII 、 Xilinx 公司的 ISE WebPack、 Lattice 公司的 isplever Base。 自 1985年 Xilinx公司推出第一片現(xiàn)場(chǎng)可編程邏輯器件（ FPGA）至今， FPGA已經(jīng)歷了十幾年的發(fā)展歷史。 以 FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)發(fā)展的一些新動(dòng)向，歸納起來(lái)有以下幾點(diǎn)： 一、深亞微米技術(shù)的發(fā)展正在推動(dòng)了片上系統(tǒng)（ SOPC）的發(fā)展。 三、 IP庫(kù)的發(fā)展及其作用。 四、研究?jī)?nèi)容 理解增量調(diào)制與解調(diào)的工作原理和調(diào)節(jié)與解調(diào)的系統(tǒng)框圖 。 熟練掌握 Verilog 語(yǔ)言 的編程方法。 五、研究方法與手段 軟件結(jié)構(gòu)設(shè)計(jì) 根據(jù)增量調(diào)制與解調(diào)的系統(tǒng)框圖，可以得出需要幾個(gè)模塊 (1)相減器模塊 (2)判決器模塊 (3)積分器模塊 (4)低通濾波器模塊 (5)脈沖發(fā)生器模塊 Altera QuartusⅡ 軟件仿真 仿真調(diào)試成功后在硬件環(huán)境下實(shí)現(xiàn)增量調(diào)制與解調(diào) 。 七、方案可行性分析 方案經(jīng)過(guò)合理分析以及老師的講解與指導(dǎo)，具有可行性。采用 增量調(diào)制 Δ M的調(diào)制與解調(diào)方法基于量化噪聲和過(guò)載噪聲及實(shí)現(xiàn)復(fù)雜性等綜合因素的考慮， 采用 FPGA 進(jìn)行實(shí)現(xiàn)是考慮到高速的數(shù)據(jù)處理以及 AD 和 DA 的高速采樣。在理解原理的基礎(chǔ)上，將調(diào)制解調(diào)進(jìn)行模塊化劃分，提出了實(shí)現(xiàn)的思路和方法。 其次在 FPGA 上實(shí)現(xiàn)了增 量調(diào)制的大部分模塊。接口電路的測(cè)試和在線(xiàn)仿真已經(jīng)完成。 關(guān)鍵詞 ： 增量調(diào)制 ΔM 。 verilog HDL ARATBST Design based on FPGA to realize the delta modulation Δ M modulation and demodulation. The delta modulation Δ M modulation and demodulation method based on the quantization noise and overload and realize the noise, and other prehensive factors to consider the plexity, and system based on FPGA is to consider the highspeed data processing and AD and DA highspeed sampling. This subject mainly include the following several aspects of the study: First to delta modulation Δ M technology application development simply introduced, and the principle of demodulation in detail. On the basis of the principle of understanding, will demodulation are modular division, this paper points out the ideas and methods. Including more circuit, integrators, bistable judgment implement, low pass filter. Second FPGA to realize the delta modulation of most of the module. In the modulation, the function of each module of all has been achieved, and prehensive together, download to development board in the online simulation. Interface circuit testing and online simulation has been pleted. Finally put forward the hardware realization scheme and three type selection and design of the chip, are presented the circuit diagram and timing diagram. Key words: delta modulation, DM： FPGA； verilog HDL 1 目 錄 第一章 緒論 ...................................... 1 課題背景 ......................................... 1 通信系統(tǒng)簡(jiǎn)介 ...................................... 1 PCM 簡(jiǎn)介 .......................................... 2 增量調(diào)制應(yīng)用發(fā)展與技術(shù)介紹 ........................ 3 FPGA 簡(jiǎn)介 ......................................... 4 Verilog 語(yǔ)言簡(jiǎn) 介 .................................. 4 Quartus II 軟件簡(jiǎn)介 ............................... 5 Mod