【正文】 BC ?1 amp。”換成 “ +”， “ +”換成 “ amp。 amp。 1） 模塊的 I/O說明 模塊的 I/O說明用來聲明模塊端口定義中各端口數(shù)據(jù)流動(dòng)方向包括輸入 （ input） 、 輸出 （ output） 和雙向 （ inout） 。行注釋用符號(hào) //（兩個(gè)斜杠）開始，注釋到本行結(jié)束。標(biāo)識(shí)符可以是字母 、 數(shù)字和下劃線 “ _”等符號(hào)組成的任意序列 。 2022/5/24 85 6. 操作符 操作符也稱為運(yùn)算符，是 Verilog HDL預(yù)定義的函數(shù)名字，這些函數(shù)對(duì)被操作的對(duì)象（即操作數(shù)）進(jìn)行規(guī)定的運(yùn)算，得到一個(gè)結(jié)果。（ 邏輯與 ） 、 ||（ 邏輯或 ） 、 ！ （ 邏輯非 ） 3） 位運(yùn)算（ Bitwise operators） 位運(yùn)算是將兩個(gè)操作數(shù)按對(duì)應(yīng)位進(jìn)行邏輯操作 。 2022/5/24 89 5） 等式操作符（ Equality operators） 等值操作符包括： ==（ 等于 ） 、 ！ =（ 不等于 ） 、 ===（ 全等 ） 、 ！ ==（ 不全等 ） 4種 。例如，設(shè) A = 8?b11010001，則 amp。 1） 常量 常量是一個(gè)恒定不變的值數(shù) ， 一般在程序前部定義 。 register型變量與wire型變量的根本區(qū)別在于 register型變量需要被明確地賦值，并且在被重新賦值前一直保持原值。Verilog HDL的語句包括賦值語句、條件語句、循環(huán)語句、結(jié)構(gòu)說明語句和編譯預(yù)處理語句等類型，每一類語句又包括幾種不同的語句。 2022/5/24 104 3) 過程賦值語句 過程賦值語句出現(xiàn)在 initial和 always塊語句中 ，賦值符號(hào)是 “ =”， 格式為 賦值變量 = 表達(dá)式； 在過程賦值語句中，賦值號(hào) “ =”左邊的賦值變量必須是 reg（寄存器）型變量，其值在該語句結(jié)束即可得到。 end 2022/5/24 107 2) case語句 case語句是一種多分支的條件語句 ， 完整的 case語句的格式為 case (表達(dá)式 ) 選擇值 1 : 語句 1。 1) for語句 for語句的語法格式為 for (循環(huán)指針 = 初值 。 // tast語句 、 function語句 。 … end initial語句的使用次數(shù)也是不受限制的，但塊內(nèi)的語句僅執(zhí)行一次，因此 initial語句常用于仿真中的初始化。 end endtask 2022/5/24 117 4) function語句 function語句用來定義函數(shù) ,函數(shù)定義格式如下 function [最高有效位 :最低有效位 ] 函數(shù)名 。 Verilog HDL具有行為描述和結(jié)構(gòu)描述功能 。 2022/5/24 122 Verilog HDL的行為級(jí)描述 Verilog HDL的行為級(jí)描述是最能體現(xiàn) EDA風(fēng)格的硬件描述方式，它既可以描述簡(jiǎn)單的邏輯門，也可以描述復(fù)雜的數(shù)字系統(tǒng)乃至微處理器；既可以描述組合邏輯電路，也可以描述時(shí)序邏輯電路。 amp。 endmodule module adder(a,b,cin,sum,cout)。 always begin case ({a,b,c}) 39。 39。 default :f=0。 。 39。 39。 output f。c|bamp。 amp。 2022/5/24 121 1. Verilog HDL門級(jí)描述 用于門級(jí)描述關(guān)鍵字包括： not（ 非門 ） 、 and（ 與門 ） 、 nand（ 與非門 ） 、 or（ 或門 ） 、 nor（ 或非門 ） 、 xor（ 異或門 ） 、 xnor（ 異或非門 ） 、 buf（ 緩沖器 ） 以及 bufif bufif0、 notif notif0等各種三態(tài)門 。 2022/5/24 119 不同抽象級(jí)別的 Verilog HDL模型 Verilog HDL是一種用于邏輯電路設(shè)計(jì)的硬件描述語言 。 類型聲明語句 。 2022/5/24 114 2) initial語句 initial語句的語法格式為 initial begin 語句 1。 // if語句 ， case語句 。 在 casex語句中，把不予以考慮的位擴(kuò)展到未知 x，即不考慮值為高阻 z和未知 x的那些位，只關(guān)注其他位的比較結(jié)果。 end else if (表達(dá)式 ) begin 語句 。 d） ； 連續(xù)賦值語句的 “ =”號(hào)兩邊的變量都應(yīng)該是wire型變量。 存儲(chǔ)器型可以用如下語句定義 reg[7:0] mymemory[1023:0]； 上述語句定義了一個(gè) 1024個(gè)字存儲(chǔ)器變量 mymemory，每個(gè)字的字長(zhǎng)為 8位 。 2022/5/24 96 類 型 功能說明 wire、 tri 連線類型（兩者功能完全相同） wor、 trior 具有線或特性的連線（兩者功能一致） wand、 triand 具有線與特性的連線（兩者功能一致） tri tri0 分別為上拉電阻和下拉電阻 supplysupply0 分別為電源（邏輯 1）和地（邏輯 0） 2022/5/24 97 （ 2） 寄存器型變量 （ register type） register型變量是一種數(shù)值容器，不僅可以容納當(dāng)前值，也可以保持歷史值，這一屬性與觸發(fā)器或寄存器的記憶功能有很好的對(duì)應(yīng)關(guān)系。 2022/5/24 93 9） 位并接操作符（ Concatenation operators） 并接操作符為： ｛ ｝ 并接操作符的使用格式為 ｛ 操作數(shù) 1的某些位 ， 操作數(shù) 2的某些位 ， … ， 操作數(shù) n的某些位 ｝ ； 即將操作數(shù) 1的某些位與操作數(shù) 2的某些位與 … 與操作數(shù) n的某些位并接在一起 。 縮減操作運(yùn)算法則與邏輯運(yùn)算操作相同，但操作的運(yùn)算對(duì)象只有一個(gè)。 關(guān)系運(yùn)算的結(jié)果是 1位邏輯值。 2022/5/24 87 2） 邏輯操作符（ Logical operators ） 邏輯操作符包括： amp。例如， module和endmodule來指出源程序模塊的開始和結(jié)束；用assign來描述一個(gè)邏輯表達(dá)式等。 例如 ， ” ABC”， ” A BOY.”， ” A”， ” 1234” 都是字符串 。 空白符如果不是出現(xiàn)在字符串中 ，編譯源程序時(shí)將被忽略 。3 3 FBDBACFF ????作業(yè)： P46 2022/5/24 74 Verilog HDL基礎(chǔ) Verilog HDL程序模塊結(jié)構(gòu) 設(shè) 計(jì) 模 塊 模塊端口定義 I/O說明 功能描述 模塊內(nèi)容 信號(hào)類型說明 2022/5/24 75 1. 模塊端口定義 模塊端口定義用來聲明設(shè)計(jì)電路模塊的輸入輸出端口 ， 端口定義格式如下 module 模塊名 （ 端口 1， 端口 2， 端口 3， … ） ； 在端口定義的圓括弧中 ， 是設(shè)計(jì)電路模塊與外界聯(lián)系的全部輸入輸出端口信號(hào)或引腳 ， 它是設(shè)計(jì)實(shí)體對(duì)外的一個(gè)通信界面 ， 是外界可以看到的部分 （ 不包含電源和接地端 ） ， 多個(gè)端口名之間用 “ ， ” 分隔 。 2. 最小項(xiàng)表達(dá)式 ——可由最小項(xiàng)法直接從真值表中導(dǎo)出 例如：三人表決器設(shè)計(jì)的輸出表達(dá)式 ??????????)7,6,5,3(),(),( 7653mCBAFmmmmCBAFA B CCABCBABCAF 最小項(xiàng)表達(dá)式 2022/5/24 68 2. 最大項(xiàng)表達(dá)式 ——可由最大項(xiàng)法直接從真值表中導(dǎo)出 例如：三人表決器設(shè)計(jì)的輸出表達(dá)式 )4,2,1,0(),(),())()()((4210MCBAFMMMMCBAFCBACBACBACBAF???????????????最大項(xiàng)表達(dá)式 2022/5/24 69 約束及其表示方法 約束： ① 不允許出現(xiàn)的輸入變量取值組合 （ 最小項(xiàng) ） 【 例 1】 設(shè)計(jì)行車控制電路 ② 不可能出現(xiàn)的最小項(xiàng) ③ 對(duì)輸出無影響的最小項(xiàng) 稱為任意項(xiàng) 、 無關(guān)項(xiàng) ， 記作 “ ”或 “ ?” 、 “ d” A B F 0 0 0 1 1 1 0 0 1 1 控制器 A B F 紅燈 綠燈 真值表 2022/5/24 70 【 例 2】 設(shè)計(jì)一位十進(jìn)制數(shù)（ 8421BCD碼）的四舍五入電路。 D ))(( DCBAF ???amp。”， “ 0”換成 “ 1”， “ 1”換成 “ 0”，原變量換成反變量，反變量換成原變量，所得到的新函數(shù)就是原函數(shù)的反演式，記作 。 A B CCABCBABCAF ????2022/5/24 51 ② 最大項(xiàng)推導(dǎo)法 ——最大項(xiàng)表達(dá)式 把使輸出為 0的輸入組合寫成和項(xiàng)的形式，其中取值為 0的輸入用原變量表示，取值為 1的輸入用反變量表示，然后把這些和項(xiàng)乘起來。 A B CD 常用符號(hào) （部標(biāo)） + A B CD P 2022/5/24 47 （ 4）異或邏輯 A B P 0 0 0 0 1 1 1 0 1 1 1 0 ② 真值表 特點(diǎn)：相同為 0、相異為 1 ① 邏輯符號(hào) ＝ 1 A B P 國(guó)標(biāo) 國(guó)際常用符號(hào) A B P XORinst③ 邏輯函數(shù)表達(dá)式 BABABABAPamp。 A B P 國(guó)標(biāo) ② 運(yùn)算規(guī)則 ： 0?0＝ 0， 0?1＝ 0， 1?0＝ 0， 1?1＝ 1 2022/5/24 42 （ 2） 或邏輯 或邏輯概念 :在決定事件結(jié)果的諸多條件中只要有任何一個(gè)滿足 ， 結(jié)果就會(huì)發(fā)生 。 ① ② ③ ④ 3. 十進(jìn)制數(shù) 3BCD碼是 （ ） 。 5. ()8421BCD表示的十進(jìn)制數(shù)為 。 設(shè)計(jì)仿真 設(shè)計(jì)仿真 ——驗(yàn)證設(shè)計(jì) 2022/5/24 34 器件編程 編程是指將設(shè)計(jì)處理中產(chǎn)生的編程數(shù)據(jù)文件通過軟件放到具體的可編程邏輯器件中去的過程。 例如： ()2=()16 ()16=()2 2022/5/24 27 編碼 十進(jìn)制數(shù) 8421碼 2421碼 5211碼 余 3碼 0 0000 0000 0000 0011 1 0001 0001 0001 0100 2 0010 0010 0100 0101 3 0011 0011 0101 0110 4 0100 0100 0111 0111 5 0101 0101 1000 1000 6 0110 0110 1001 1001 7 0111 0111 1100 1010 8 1000 1110 1101 1011 9 1001 1111 1111 1100 權(quán)值 8421 2421 5211 無 二 十進(jìn)制編碼 （ BCD碼） 2022/5/24 28 000 001 010 011 100 101 110 111 0000 NUL DLE SP 0 P ` p 0001 SOH DC1 ! 1 A Q a q 0010 STX DC2 ” 2 B R b r 0011 ETX DC3 3 C S c s 0100 EOT DC4 $ 4 D T d t 0101 ENQ NAK % 5 E U e u 0110 ACK SYN amp。 ③ 數(shù)字電路用 0和 1兩種狀態(tài)來表示信息 ， 便于信息的存儲(chǔ) 、 傳輸和處理 。 2022/5/24 16 脈沖信號(hào)和數(shù)字信號(hào) 狹義：脈沖信號(hào)是指在短時(shí)間內(nèi)突然作用的信號(hào)。2022/5/24 1 新編數(shù)字邏輯電路 江國(guó)強(qiáng) 編制 桂林電子科技大學(xué) 信息科技學(xué)院 2022/5/24 2 目 錄 ? 第 1章 數(shù)制與編碼 ? 第 2章 邏輯代數(shù)基礎(chǔ) ? 第 3章 門電路 ? 第 4章 組合邏輯電路 ? 第 5章 觸發(fā)器 ? 第 6章 時(shí)序邏輯電路 ? 第 7章 脈沖單元電路 ? 第 8章 數(shù)模與模數(shù)轉(zhuǎn)換 ? 第 9章 程序邏輯電路 ? 第 10章 可編程邏輯器件 ? 設(shè)計(jì)實(shí)例 2022/5/24 3 第 1章 數(shù)制與編碼 ? 概述 ? 數(shù)制