【正文】 input [width1:0] a。b101 :f=1。b001 :f=0。 assign {cout,sum}=a+b+cin。 output f。 amp。 2022/5/24 120 結(jié)構(gòu)描述是對設(shè)計電路的結(jié)構(gòu)進(jìn)行描述 ， 即描述設(shè)計電路使用的元件及這些元件之間的連接關(guān)系 。 begin 語句 。 利用任務(wù)可以把一個大的程序模塊分解成為若干小的任務(wù) ， 使程序清晰易懂 ， 而且便于調(diào)試 。 塊內(nèi)語句可以包括：過程賦值 、 if、 case、 for、 while、 repeat、tast和 function等語句 。 end 2022/5/24 110 2. repeat語句 語法格式 repeat（ 循環(huán)次數(shù)表達(dá)式 ） 語句； 2022/5/24 111 4. 結(jié)構(gòu)聲明語句 Verilog HDL的任何過程模塊都是放在結(jié)構(gòu)聲明語句中 ， 結(jié)構(gòu)聲明語句包括 always、 initial、task和 function等 4種結(jié)構(gòu) 。 default : 語句 n+1。 2022/5/24 105 4) 非阻塞賦值語句 非阻塞賦值語句也是出現(xiàn)在 initial和 always塊語句中 ，賦值符號是 “ =”， 格式為 賦值變量 = 表達(dá)式； 在非阻塞賦值語句中，賦值號 “ =”左邊的賦值變量也必須是 reg型變量，其值不象在過程賦值語句那樣，語句結(jié)束時即刻得到，而在該塊語句結(jié)束才可得到。 例如 ， 具有 a、b、 c、 d四個輸入和 y為輸出與非門的門基元賦值語句為 nand（ y， a， b， c， d） ； 2022/5/24 103 2) 連續(xù)賦值語句 格式 assign 賦值變量 = 表達(dá)式； 例如 assign y = ~（ a amp。 data[5:3]=?B111。在 Verilog HDL中，變量分為網(wǎng)絡(luò)型（ s type）和寄存器型（ register type）兩種。 操作數(shù) n； //將操作數(shù)的內(nèi)容左移 n位 ， 同時從右邊開始用 0來填補(bǔ)移出的位數(shù) 。 2022/5/24 90 6） 縮減操作符（ Reduction operators） 縮減操作符包括： amp。 在進(jìn)行位運(yùn)算時 ， 當(dāng)兩個操作數(shù)的位寬不同時 ， 計算機(jī)會自動將兩個操作數(shù)按右端對齊 ， 位數(shù)少的操作數(shù)會在高位用 0補(bǔ)齊 。 2022/5/24 86 1） 算術(shù)操作符（ Arithmetic operators） 常用的算術(shù)操作符： +（ 加 ） 、 （ 減 ） 、 *（ 乘 ） 、 /（ 除 ） 、 %（ 求余 ） 。 ③ 大小寫字母是不同的 。 2022/5/24 80 2. 常數(shù) Verilog HDL的常數(shù)包括數(shù)字 、 未知 x和高阻 z三種 。 2022/5/24 78 3） 功能描述 功能描述是 Verilog HDL程序設(shè)計中最主要的部分，用來描述設(shè)計模塊的內(nèi)部結(jié)構(gòu)和模塊端口間的邏輯關(guān)系，在電路上相當(dāng)于器件的內(nèi)部電路結(jié)構(gòu)。 2022/5/24 72 邏輯函數(shù)的公式簡化法 【 例 】 化簡 CBCAB C DABF ????1CABCB C DABABCB C DABBACB C DABCBCAB C DABF????????????????)(1解： 【 例 】 化簡 DEBADBCACAABDCDBCBACF ????????2解 ： DBCBADCDBCBABDCDBCBADBCADCDBCBDEBADBCAADCDBCBACDEBADBCACBADCDBCBACDEBADBCACBADCDBCBACDEBADBCACAABDCDBCBACF???????????????????????????????????????????????)1()(22022/5/24 73 【 例 】 化簡 ))()()()()((3 FEDFBFECADBCABAAF ??????????FBBDCAD E FFBC E FBDCAD E FFBC E FABDCAABAF?????????????????39。 A B C F amp。1 ??????? CBBDCBAF又如： EDCBAF ?????2則： )(39。 A B C F=A+BC G=(A+B)(A+C) 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 例如：函數(shù) F=A+BC與函數(shù) G=(A+B)(A+C) 則 F=G，即 A+BC=(A+B)(A+C) 2022/5/24 55 邏輯代數(shù)的運(yùn)算法則 ACABCBA ??? )())(( CABABCA ????（ 5） （ 5?） 分配律： 邏輯代數(shù)的基本公式 1. 關(guān)于常量與變量關(guān)系公式 AA ?? 0 AA ??111 ??A 00 ??A（ 1） （ 1?） （ 2） （ 2?） 2. 若干定律 ABBA ??? ABBA ???（ 3） （ 3?） 交換律： )()( CBACBA ?????)()( CBACBA ?????（ 4） （ 4?） 結(jié)合律： 2022/5/24 56 0?? AA1?? AA （ 6） （ 6?） 互補(bǔ)律： AAA ?? AAA ??（ 7） （ 7?） 重疊律： 反演律： BABA ??? BABA ???（ 8） （ 8?） 德 ?摩根定律：積之反等于反之和；和之反對于反之積 還原律： AA ? （ 9） 邏輯代數(shù)的基本定理 1. 代入定理 代入定理規(guī)定，在任何一個包含某個相同變量的邏輯等式中，用另外一個函數(shù)式代入式中所有這個變量的位置，等式仍然成立。 ② 異或邏輯與同或邏輯是互非關(guān)系： A?B ＝ A⊙ B ； A⊙ B ＝ A?B 2022/5/24 49 邏輯函數(shù)的表示方法 1. 真值表和邏輯函數(shù)表達(dá)式 【 例 】 樓上樓下開關(guān)電路如圖所示，該電路讓用戶在樓上或樓下均可控制樓道電燈的亮和滅。|amp。 1, ACBA2. 邏輯變量 ——由字母或字母加數(shù)字組成 原變量： A、 B、 C、 A1 反變量： 原變量與反變量的關(guān)系：“互非”或“互補(bǔ)” 2022/5/24 40 基本邏輯和復(fù)合邏輯 1. 基本邏輯 (與、或、非三種 ) A B P ＋ － （ 1） 與邏輯 與邏輯概念 :只有決定事件結(jié)果的全部條件 （ 輸入 ） 同時具備時 ， 結(jié)果 （ 輸出 ） 才發(fā)生 。 10. 字母字符 “ b”對應(yīng)的 ASCII碼為 。 2. 十進(jìn)制數(shù) ；十六進(jìn)制數(shù) 5FE對應(yīng)的二進(jìn)制數(shù)為 。 2022/5/24 33 設(shè)計處理 設(shè)計處理是 EDA設(shè)計中的核心環(huán)節(jié)。 例如 ， 在 Verilog HDL中 十進(jìn)制數(shù)的前綴為 “ D”或 “ d” （ Decimal） 二進(jìn)制數(shù)的前綴為 “ B”或 “ b” （ Binary） 八進(jìn)制數(shù)的前綴為 “ O”或 “ o” （ Octonary） 十六進(jìn)制數(shù)的前綴為 “ H”或 “ h” （ Hexadecimal） 。數(shù)字信號也是一種脈沖信號。 t 0 u t 0 u 尖脈沖 方波 矩形脈沖 梯形脈沖 2022/5/24 15 脈沖上升時間：脈沖前沿從 上升到 脈沖下降時間：脈沖前沿從 x下降到 所需要的時間脈沖的主要參數(shù) Um 0 tw tr tf tp 脈沖幅度：脈沖電壓或電流由 0跳變至最大值 前沿 平頂 后沿 T 脈沖寬度：從脈沖前沿上升到始，到脈沖后沿下降到所持續(xù)的時間。 本章介紹脈沖信號和數(shù)字信號的特點(diǎn)、數(shù)制及其轉(zhuǎn)換、二 十進(jìn)制編碼和字符編碼。 特點(diǎn)：脈沖波形是不連續(xù)的，但一般都有周期性。 能按照人們設(shè)計好的規(guī)則 ， 進(jìn)行邏輯推理和邏輯判斷 ， 得出相應(yīng)的輸出結(jié)果 ， 即數(shù)字電路具有邏輯思維能力 ， 它是計算機(jī)以及智能控制電路的基本電路 2022/5/24 19 數(shù)制及其轉(zhuǎn)換 數(shù)制及其轉(zhuǎn)換 1. 數(shù)制 ——十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制。 K [ k { 1100 FF FS , L \ l | 1101 CR GS = M ] m } 1110 SO RS . N ^ n ~ 1111 SI US / ? O o DEL 字符編碼 （ ASCII碼） 2022/5/24 29 ASCII（ American Standard Code for Information Interchange ） 用 7位二進(jìn)制符號 （ a7a6a5a4a3a2a1） 來表示字符和命令 例如： 數(shù)字 ‘ 0?的 ASCII碼是 0110000B或 30H ?9?是 0111001B或 39H ?A?是 1000001B或 41H ?a?是 1100001B或 61H 用途與特點(diǎn)： （ 1） ASCII碼是計算機(jī)與外部設(shè)備交換信息的字符編碼 計算機(jī) 外部設(shè)備 （鍵盤、顯示器、打印機(jī) ） ASCII碼 2022/5/24 30 ASCII碼有大小之分 空格 (20H)數(shù)字（ ‘ 0??1?… ?9?) 大寫字母 (?A??B?… ?Z?)小寫字母（ ‘ a??b?…? z?) 作業(yè)： P9——， ， ， 2022/5/24 31 現(xiàn)代數(shù)字系統(tǒng)設(shè)計流程（方法） 設(shè)計準(zhǔn)備 設(shè)計輸入 原理圖、 HDL、波形圖 設(shè)計處理 編譯、綜合、優(yōu)化、適配、分割、布局、布線 器件編程 設(shè)計完成 設(shè)計仿真 硬件驗證 電子設(shè)計自動化（ Electronic Design Automation ， EDA） 2022/5/24 32 設(shè)計準(zhǔn)備是指設(shè)計者在進(jìn)行設(shè)計之前，依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備工作，如進(jìn)行方案論證、系統(tǒng)設(shè)計和器件選擇等。 EDA硬件開發(fā)平臺的核心部件是一片可編程邏輯器件 FPGA或 CPLD，再附加一些輸入輸出設(shè)備，如按鍵、數(shù)碼顯示器、指示燈、喇叭等，還提供時序電路需要的時鐘脈沖源。 7. ()5211BCD表示的十進(jìn)制數(shù)為 。 ①“ A” ② “z” ③ “9” ④ “0” 5. 在下列 ASCII字符中 ， 最小的字符是 （ ） 。 P R A ＋ － A P 0 1 1 0 ④ 邏輯符號： 國標(biāo) 1 A P 常用符號 （部標(biāo)） A P 國際常用符號 A P ② 運(yùn)算規(guī)則： 0＝ 1， 1＝ 0 ③ 邏輯函數(shù)表達(dá)式： AAP ~??2022/5/24 44 2. 復(fù)合邏輯 ——與非、或非、與或非、異或和同或邏輯 （ 1）與非邏輯 A B P 0 0 1 0 1 1 1 0 1 1 1 0 ② 真值表 特點(diǎn)：全高出低、一低出高 ③ 邏輯函數(shù)表達(dá)式： )amp。???A B P 常用符號 （部標(biāo)） ? 2022/5/24 48 （ 5）同或邏輯 A B P 0 0 1 0 1 0 1 0 0 1 1 1 ② 真值表 （同或） 特點(diǎn)：相同為 相異為 0 ① 邏輯符號 ＝ A B P 國標(biāo) A B P 常用符號 （部標(biāo)） ⊙ 國際常用 符號 BABA ???③ 邏輯函數(shù)表達(dá)式： P = A⊙ B= =(~Aamp。 P A B C D 2022/5/24 52 A B C D F 0000 0 1 0001 1 0 0010 1 0 0011 0 1 0100 1 0 0101 0 1 0110 0 1 0111 1 0 1000 1 0 1001 0 1 1010 0 1 1011 1 0 1100 0 1 1101 1 0 1110 1 0 1111 0 1 2022/5/24 53 2. 邏輯函數(shù)表達(dá)式和邏輯圖 ——用邏輯符號實(shí)現(xiàn)邏輯函數(shù)表達(dá)式中的各種運(yùn)算而畫出的部件圖 函數(shù)： F=A+