【正文】 BCBAL ???? )]([ ； ⑤ L=∑ (0,2,3,4,6)； ⑥ L=∑ m(2,3,4,5,9)+∑ d(10,11,12,13)； ⑦ L=∑ (0,1,2,3,4,6,8,9,10,11,12,14)。 Statement a： z = not X and not Y； Statement b： z = not (X or Y)； AB 01 11 10 00 00 01 11 10 1 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1 7 CD AB 01 11 10 00 00 01 11 10 0 0 1 0 1 0 0 1 1 0 0 1 6 CD AB 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 3 CD 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 0 4 0 01 00 11 10 00 01 11 10 CD 01 00 11 10 AB 00 01 11 10 A 0 0 1 1 1 1 0 1 5 BC 01 00 11 10 0 1 8 Statement c： z = not X and Y； [答 ] Statement a 和 Statement b 的意義相同，它們都是表示 Z X Y X Y? ? ? +。 若 TTL 與非門的輸出電壓為 ，確定該輸出屬于（ 1）邏輯 0；（ 2）邏輯1；（ 3）不確定的禁止狀態(tài)。 [解 ] 如圖解 。 amp。 1 A A F amp。 分析圖題 中各電路 邏輯功能。 確定： （ 1）單個 74HCTCMOS 門可以驅(qū)動幾個 74LSTTL 負載？ （ 2）單個 74LSTTL 門可以驅(qū)動幾個 74HCTCMOS 負載？ [解 ] （ 1） 74HCT CMOS 的電流參數(shù)為： IIH(max)=1?A， IIL(max)=1?A， IOH(max)=4mA，IOL(max) =4mA； 74LSTTL 的電流參數(shù)為： IIH(max)=20?A， IIL(max)=400?A，IOH(max)=， IOL(max) =8mA。 因此，（ 3）、（ 4）和（ 5）應該 需要接上拉電阻。 設計一個與或非門的 VHDL 程序 [解 ] 參考程序如下 LIBRARY IEEE。 ENTITY xor IS PORT( x, y： IN STD_LOGIC。 BEGIN U0： inv PORT MAP (x， i1)。電路實現(xiàn) 4位 原碼 /反碼變換 功能。 1 1 amp。 用與非門設計一多數(shù)表決電路。 A0 A1 A2 ST C ST B ST A Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7 圖解 74LS138 1 2 3 4 5 6 C B A 0 0 1 17 連接，則 11 腳輸出即為函數(shù) L。 [解 ] 根據(jù)題目已給邏輯變量，設輸入變量水面未超 過設定范圍時為 0，超過設定范圍時為 1；輸出邏輯變量燈亮為 1，燈不亮為 0。要求選擇邏輯器件的型號，畫出 電路連接圖。 (2) 寫出電路的輸出函數(shù)式及邏輯真值表 表解 C B A G R Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 0 001 100 0 0 1 圖解 amp。 試用一片 38 線譯碼器 (輸出為低電平有效 )和一個與非門設計一個 3 位數(shù) X2X1X0 奇偶校驗器。當 A2A1A0 從000~011 時， 1Y 輸出 1D0~1D3；當 A2A1A0 從 100~111 時， 2Y 輸出 2D0~2D3。 [解 ](1)規(guī)定邏輯變量 (b) D0 D1 D2 D3 Y D4 D5 D6 D7 A0 A1 A2 0 0 1 1 1 0 1 1 A B C 8 選 1MUX F A0 A1 A2 (a) 1D0 1D1 1Y 1D2 1D3 2D0 2D1 2D2 2Y 2D3 A0 A1 1EN 2EN D0 D1 D2 D3 D4 D5 D6 D7 74LS253 F amp。本題也可用方法 2 實現(xiàn)。 [解 ] [方法 1]用比較器 CC14585 實現(xiàn)電路設計 根據(jù)題意令 A3 A2A1 A0=N3N2N1N0、 B3B2B1 B0= 1001，令 IAB=IA=B= IAB=0，則從YA＞ B 可以得到輸出 L。 1 S C 74138 7420 amp。 (2) 選用 416 線譯碼器 74154 和 8 輸入的與非門 74303 實現(xiàn) 表解 X3 X2 X1 X0 L 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 圖解 X3 74LS251 L D0 D1 D2 D3 Y D4 D5 D6 D7 A0 A1 A2 EN X2 X1 X0 X3 24 令 A3A2A1A0=DCBA，將譯碼器的輸出 2Y 、 5Y 、 7Y 、 8Y 、 10Y 、 12Y 、 15Y 接 8 輸入與非門 7430 的七個輸入，另一個接 1，則 7430 的輸出即為函數(shù) F。 若用 4 選 1MUX 74LS153 實現(xiàn) 將函數(shù)改寫為： 012020)7,6( XXXXXXmL ??? ? ， 令 A1A0=X1X0， D3=D2=X2， D1=D0=0。當上下人員擁擠，主電梯全被占用時，才允許使用備用電梯。 閱讀下面的 VHDL 程序，說明結構體是行為描述還是結構描述，并分析它實現(xiàn)的邏輯功能。 ARCHITECTURE a OF counter IS BEGIN PROCESS (clk) VARIABLE t : INTEGER RANGE 0 TO 255。EVENT AND clk = 39。 Q = t。以水為例，設水溢出的狀態(tài)為“ 1”，若 alarm_en 處于低電平使能狀態(tài)，則或門 U3 輸出的為高電平，為水溢出報警狀態(tài)。 when “01” = sc = ”10”。 b amp。 when “110” = sc = ”01”。 architecture struct of pare is signal i: bit。 end struct。039。 WHEN 101 = Y = 11011111。 WHEN 011 = Y = 11110111。139。 begin u0:xr2 port map (a,b,i)。c:out bit)。 when “100” = sc = ”10”。 全加器參考程序如下 achitecture func of fulfadder is signal indate: std_logic_vector。 b。 COMPONENT INV PORT（ X： IN BIT； z： OUT BIT）； END COMPONENT。 END IF。 END IF。 Q : OUT INTEGER RANGE 0 TO 255 )。因此本題用 1 個全加器和一個 3 輸入與門電路實現(xiàn)最為簡潔，邏輯電路圖見圖解 。根據(jù)輸入變量的個數(shù)，需選擇 1 個 416 線譯碼器 74LS15 1 個 4 輸入 與非 門 74LS20 和 2 個 8 輸入 與非 門74LS30 即可實現(xiàn)設計要求（圖略）。 (3) 用輸出為高電平有效的 8 選 1MUX74LS251 實現(xiàn)電路 。 (1) 8 選 1 或 16 選 1 數(shù)據(jù)選擇器； (2) 38 線譯碼器或 416 線譯碼器。寫出真值表如表解。電路見圖解 。畫邏輯電路如圖解 所示。 [解 ] (1) 功能電路分析 半加器的邏輯表達式為 S=A? B C=AB 全加器的邏輯表達式為 Si= Ai ? Bi ? Ci1 Ci=（ Ai ? Bi） Ci1+AiBi (2) 用半加器設計全加器的邏輯電路 用兩個半加器與一個或門設計的 1 位全加器電路見圖解 。 [解 ] (1) 根據(jù)所 給器件擴展電路 74LS253 的兩個輸出 1Y 和 2Y 未被選通時為高阻狀態(tài)，故兩個輸出可直接連接作為一個輸出端。 圖題 1D0 1D1 1Y 1D2 1D3 2D0 2D1 2Y 2D2 2D3 A1 A0 1EN 2EN amp。（ 74153 的邏輯功能可參見 74253 的功能表 ，但 74153 的輸出 1Y 和 2Y在未選通時是低電平）。 amp。水面在 C、 B 間時為正常狀態(tài)，綠燈 G 亮；水面在 B、A 間或在 C 以上時，為異常狀態(tài)，黃燈 Y 亮；水面在 A 以下時，為危險狀態(tài)，紅燈 R 亮。 amp。 [解 ] 由表可直接寫出輸出邏輯表達式，并化簡： 2 (1 , 3 )Z m C B A C B A C A? ? ? ?? 1 (6 , 7)Z m C B A C B A C B? ? ? ?? 0 (1 , 4 , 7)Z m C B A C B A C B A? ? ? ?? 該邏輯電路若用集成門實現(xiàn)，需 2 個非門、 5 個與門和 1 個3 輸入或門，設計使用芯片多。電路構成多功能函數(shù)發(fā)生器。 第 3章 習題解答 圖題 所示電路，當 M=0 時實現(xiàn)何種功能？當 M=1 時又實現(xiàn)何種功能？請說明其工作原理。 COMPONENT inv PORT（ a： IN BIT； c： OUT BIT） 。 [解 ] 參考程序如下 LIBRARY IEEE。有兩個特殊的門可以緩解這一問題，緩沖器 4050 和反相緩沖器 4049 是專門設計成能夠提供高的輸出電流的CMOS器件，其 IOL(max)=4mA， IOH(max)=，用其中之一接在 4000B和 TTL門之間，則足以驅(qū)動 2 個 74TTL 負載。最簡單的解決辦法是在 TTL 電路的輸出端與 CMOS 門的電源之間接入上拉電阻 R，以保證輸出高電平被提至 VDD， R 的選擇與 OC 的外接電阻選擇方法一樣。 在 圖題 （ a）、（ b）所示電路中，都是用 74 系列門電路驅(qū)動發(fā)光二極管，若要求 vI 為高電平 時發(fā)光二極管 D 導通并發(fā)光，且發(fā)光二極管的導通電流為 10mA，試說明應選用哪一個電路？ [解 ] 應該使用（ a）電路，由于 TTL 邏輯門輸出低電平時最大灌電流為 16mA，而TTL 邏輯門輸出高電平時的最大拉電流為 400?A。 [解 ] 根據(jù)題意，可得電路如圖解 。 (2) F 的波形 如圖解 所示。 G3 G4 G5 G6 amp。并求 7400 的扇出數(shù)。 若 TTL 與非門的輸入電壓為 ，確定該輸入屬于（ 1）邏輯 0；（ 2）邏輯1；（ 3）輸入位于過渡區(qū)，輸出不確定，為禁止 狀態(tài)。實體描述一個設計單元的外部接口以及連接信號的類型和方向；結構體描述設計單元內(nèi)部的行為，元件及連接關系，結構體定義出了實體的功能。 [解 ] ① BABABAL ??? BAA?? BA?? ② L AB C A B C? ? ? ( 1)A B C AB? ? ? AB C?? ③ CBACBACBACBAL ?????? )()( CBACBAACABCABCBA ?????? CBA?? ④ DCBDCBCBABDADCACBAL ?????? CBBDADCACB ???? BDADCACB ??? BC ABD?? ⑤ L A B A B C AC? ? ? ? ( ) ( ) ( )A B A B C A C? ? ? ? ()AB AB C??