【正文】 為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。功能仿真就是對(duì)設(shè)計(jì)電路的邏輯功能進(jìn)行模擬測(cè)試，看其是否滿足設(shè)計(jì)要求，通常是通過波形圖直觀地顯示輸入信號(hào)與輸出信號(hào)之間的關(guān)系。這些實(shí)驗(yàn)題目都有一定的綜合性，除了需要EDA技術(shù)和FPGA/CPLD開發(fā)技術(shù)外，還必須熟悉嵌入式軟核NIOS II，DSP Builder，電機(jī)的驅(qū)動(dòng)和控制方法等。在每個(gè)狀態(tài)下，給信號(hào)燈賦值，并進(jìn)行倒計(jì)數(shù)，根據(jù)倒計(jì)數(shù)時(shí)間是否結(jié)束，確定是否轉(zhuǎn)到下一個(gè)狀態(tài)；倒計(jì)數(shù)采用8421BCD碼減法計(jì)數(shù)，即：當(dāng)計(jì)數(shù)值在“00011001” 之間，進(jìn)行減“1”計(jì)數(shù)，當(dāng)計(jì)數(shù)值為“0000”，則通過減“7”計(jì)數(shù)來調(diào)整。2）編寫VHDL源程序。4）學(xué)習(xí)等精度頻率計(jì)的測(cè)頻方法。5）記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。測(cè)頻計(jì)數(shù)的閘門時(shí)間為Td，標(biāo)準(zhǔn)時(shí)鐘信號(hào)頻率為fs，被測(cè)信號(hào)頻率為fx，在Td時(shí)間內(nèi)對(duì)標(biāo)準(zhǔn)時(shí)鐘信號(hào)和被測(cè)信號(hào)的脈沖計(jì)數(shù)值分別為Ns和Nx，則被測(cè)信號(hào)的頻率可由下式求得：對(duì)標(biāo)準(zhǔn)信號(hào)所產(chǎn)生的計(jì)時(shí)誤差為△t=TdNsTs （）由于△t最大為一個(gè)標(biāo)準(zhǔn)信號(hào)的周期，即△t≦Ts，因此：fx=Nx/(NsTs)=Nx/(Td△t) （）而被測(cè)信號(hào)頻率準(zhǔn)確值fx0=Nx/Td,則頻率測(cè)量的相對(duì)誤差為：δ=（fxfx0）/fx0=△t/(Td△t) （），它由1個(gè)測(cè)頻控制信號(hào)發(fā)生器TESTCTL、8個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器CNT1個(gè)32位鎖存器REG32B組成。為了產(chǎn)生這個(gè)時(shí)序圖，需首先建立一個(gè)由D觸發(fā)器構(gòu)成的二分頻器，在每次時(shí)鐘CLK上沿到來時(shí)其值翻轉(zhuǎn)。 ②實(shí)驗(yàn)內(nèi)容1）十進(jìn)制計(jì)數(shù)器代碼 十進(jìn)制計(jì)數(shù)器代碼2）測(cè)頻控制模塊 測(cè)頻控制模塊3）32位寄存器模塊 32位寄存器模塊4）總代碼 總代碼③實(shí)驗(yàn)仿真 CNT10的時(shí)序仿真結(jié)果仿真結(jié)果完全符合要求。 硬件驗(yàn)證結(jié)果二頻率輸入為32768Hz時(shí)，輸出為32768Hz，和輸入的結(jié)果完全一樣。①實(shí)驗(yàn)原理1）直流電機(jī)PWM調(diào)速原理：Uo=[t1/(t1+t2) ]Vcc=(t1/T)Vcc=qVcc （）(q為輸入PWM波的占空比)輸出平均電壓與輸入PWM波的占空比成正比Uo=[(t1t2)/T]Vcc=(2q1)Vcc （）t1:正向通電時(shí)間， t2:反向通電時(shí)間 直流電機(jī)PWM調(diào)速2) 直流電機(jī)驅(qū)動(dòng) 直流電機(jī)驅(qū)動(dòng)電路原理圖正轉(zhuǎn)：在DC_MA端加高電平，則Q6導(dǎo)通；形成VCC→R1→Q1 →A→B→Q6→GND；由于二極管D3的作用，此時(shí)不管DC_MB端加入高電平或是低電平，Q7均截止，不會(huì)造成H橋短路故障。1) DECD模塊代碼 速度控制模塊代碼2)5位二進(jìn)制計(jì)數(shù)器 5位二進(jìn)制計(jì)數(shù)器代碼該計(jì)數(shù)器相當(dāng)于32進(jìn)制計(jì)數(shù)器。等級(jí)3 硬件測(cè)試圖三速度等級(jí)為3，速度大小為45轉(zhuǎn)每秒。當(dāng) CPLD接受單片機(jī)輸出的控制信號(hào)后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號(hào)選通相應(yīng)的圖像生成模塊，輸出圖像信號(hào)，與行場(chǎng)掃描時(shí)序信號(hào)一起通過15針D型接口電路送入VGA顯示器，在VGA顯示器上便可以看到對(duì)應(yīng)的彩色圖像。顯示器每掃描完一行，再掃描一下行時(shí)會(huì)花一定時(shí)間來準(zhǔn)備，因此要滿足時(shí)序要求。 編譯當(dāng)前文件方法編譯完成后點(diǎn)擊file/Creat/update/create symbol files for current file,生成和原理圖塊。CLK連接了L1，選擇20MHz輸入，R、G、B、HS、VS分別連接AAAAA5，MD連接AB15。過程中歷經(jīng)艱辛，但依然感到非常高興。在以后的工作學(xué)習(xí)中，我將進(jìn)一步完善這部分內(nèi)容。最后，向所有曾關(guān)心、支持、幫助和鼓勵(lì)過我的師長(zhǎng)、親友、朋友和同學(xué)致以最誠(chéng)摯的謝意和最親切的問候。 但是，我的設(shè)計(jì)也存在著一些不足之處，需要進(jìn)一步地完善。④實(shí)驗(yàn)報(bào)告根據(jù)以上內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括設(shè)計(jì)原理，程序設(shè)計(jì)，原理圖設(shè)計(jì)，仿真分析，硬件驗(yàn)證和詳細(xì)實(shí)驗(yàn)過程。 電路連接圖引腳鎖定。 。顯示過程中，HS 和VS的極性可正可負(fù)，顯示器內(nèi)可自動(dòng)轉(zhuǎn)換為正極性邏輯。②實(shí)驗(yàn)儀器及理論要求1）GW48—PK2++EDA實(shí)驗(yàn)開發(fā)系統(tǒng)、PC機(jī)；2）VGA驅(qū)動(dòng)原理；2）時(shí)序電路設(shè)計(jì)方法。 模式5電路結(jié)構(gòu)圖 引腳鎖定圖③硬件驗(yàn)證將電機(jī)數(shù)據(jù)線插好，并將測(cè)速模塊插到相應(yīng)位置。改變DECD輸出的規(guī)定值時(shí)，就等于改變PWM輸出信號(hào)的占空比。③實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)利用PWM信號(hào)控制直流電機(jī)調(diào)速的電路，可控制直流電機(jī)的加速、減速、啟動(dòng)、停止、正轉(zhuǎn)、反轉(zhuǎn)，并有相應(yīng)的指示。待測(cè)時(shí)鐘頻率基準(zhǔn)時(shí)鐘頻率 時(shí)鐘頻率選擇時(shí)鐘頻率輸入為1024Hz時(shí)，可見輸出為1024Hz。 4）十進(jìn)制計(jì)數(shù)器CNT10的設(shè)計(jì)十進(jìn)制計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端ENA，用于鎖定計(jì)數(shù)值。鎖存信號(hào)之后，必須有一清零信號(hào)CLR_CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的計(jì)數(shù)操作做準(zhǔn)備。閘門時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)頻率越高，測(cè)頻的相對(duì)誤差就越小。 （），閘門控制信號(hào)（CL）給出高電平，此時(shí)并未開始進(jìn)行測(cè)頻計(jì)數(shù)，而要等到被測(cè)信號(hào)的上升沿到來時(shí)才開始對(duì)標(biāo)準(zhǔn)時(shí)鐘信號(hào)和被測(cè)信號(hào)同時(shí)進(jìn)行測(cè)頻計(jì)數(shù)。3）根據(jù)系統(tǒng)的功能，選好測(cè)試用例，畫出測(cè)試輸入信號(hào)波形或編好測(cè)試序。 2）熟悉GW48CK或其他EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。③實(shí)驗(yàn)擴(kuò)展1）遇到緊急情況，能夠控制東西南北方向全為紅燈；2）交通指示燈出問題時(shí)能夠報(bào)警。1）每個(gè)方向由直行紅燈、直行綠燈、停行黃燈、左轉(zhuǎn)紅燈、左轉(zhuǎn)綠燈共5個(gè)LED指示燈組成；2）每個(gè)方向用兩位數(shù)碼管顯示當(dāng)前狀態(tài)剩余時(shí)間；3）系統(tǒng)復(fù)位后，進(jìn)入東西直行，南北禁行狀態(tài)。在ISE中對(duì)應(yīng)的工具是iMPACT。ISE集成的實(shí)現(xiàn)工具主要有約束編輯器（Constraints Editor）、引腳與區(qū)域約束編輯器（PACE）、時(shí)序分析器（Timing Analyzer）、FPGA底層編輯器（FGPA Editor）、芯片觀察窗（Chip Viewer）和布局規(guī)劃器（Floorplanner）等。其中ISE工具包中的StateCAD就能完成狀態(tài)機(jī)輸入的功能。原理圖輸入是一種常用的基本的輸入方法，其是利用元件庫(kù)的圖形符號(hào)和連接線在ISE軟件的圖形編輯器中作出設(shè)計(jì)原理圖，ISE中設(shè)置了具有各種電路元件的元件庫(kù)，包括各種門電路、觸發(fā)器、鎖存器、計(jì)數(shù)器、各種中規(guī)模電路、各種功能較強(qiáng)的宏功能塊等用戶只要點(diǎn)擊這些器件就能調(diào)入圖形編輯器中。Xilinx公司成立于 1984年，Xilinx首創(chuàng)了現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）這一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。 Builder設(shè)計(jì)流程。已有的MATLAB函數(shù)和Simulink模塊可以和Altera DSP Builder模塊以及Altera知識(shí)產(chǎn)權(quán)(IP)MegaCore功能相結(jié)合，將系統(tǒng)級(jí)設(shè)計(jì)實(shí)現(xiàn)和DSP算法開發(fā)相鏈接。 點(diǎn)擊next8）安裝過程，可能需要等幾分鐘。 處理器型號(hào)特點(diǎn)特性NIOS II/f(快速)NIOS II/s(標(biāo)準(zhǔn))NIOS II/e(經(jīng)濟(jì))流水線6級(jí)5級(jí)無乘法器1周期3周期軟件方式實(shí)現(xiàn)支路預(yù)測(cè)動(dòng)態(tài)靜態(tài)無指令緩沖可設(shè)置可設(shè)置無數(shù)據(jù)緩沖可設(shè)置無無可定制指令256256256說明最佳性能優(yōu)化體積小，速度快占用最少邏輯資源⑥NiosII IDE 安裝步驟1）打開NIOSII源文件，可以再網(wǎng)上下載，下載地址：ftp://。②支持Nios II的FPGACyclone系列；Stratix系列；HardCopy、 HardCopyII、 HardCopy Stratix器件；HardCopy APEX三代。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。目前Altera已經(jīng)停止了對(duì)Max+plus II 的更新支持。 第三章EDA開放性實(shí)驗(yàn)項(xiàng)目選取四個(gè)實(shí)驗(yàn)項(xiàng)目。經(jīng)過四年的專業(yè)課程學(xué)習(xí)后，結(jié)合本校電子信息工程專業(yè)的特點(diǎn)，為完成本次設(shè)計(jì)，為本校電子信息工程專業(yè)的同學(xué)設(shè)計(jì)適合其使用并能讓其喜愛的EDA開放性實(shí)驗(yàn)指導(dǎo)教材，在已有專業(yè)知識(shí)的基礎(chǔ)上，本設(shè)計(jì)采用了如下的方法：同電子信息工程專業(yè)的同學(xué)做大量交流，了解并記錄其對(duì)EDA開放性實(shí)驗(yàn)的興趣方向。在實(shí)驗(yàn)教學(xué)方法上主要采用“能力培養(yǎng)與激發(fā)興趣相結(jié)合”、“應(yīng)知應(yīng)會(huì)與自主探究相結(jié)合”、 “實(shí)際操作與虛擬仿真相結(jié)合” 、“科學(xué)研究與實(shí)驗(yàn)教學(xué)相結(jié)合” 和“學(xué)校培養(yǎng)與社會(huì)實(shí)踐相結(jié)合”的實(shí)驗(yàn)教學(xué)模式。一些常見的電子設(shè)計(jì)大賽題目如等精度頻率/脈寬測(cè)試儀設(shè)計(jì)，相位測(cè)試儀設(shè)計(jì)，存儲(chǔ)示波器設(shè)計(jì)等用傳統(tǒng)的設(shè)計(jì)方法較難實(shí)現(xiàn)的題目，現(xiàn)在用FPGA很容易就實(shí)現(xiàn)電路的設(shè)計(jì)。本論文針對(duì)我校學(xué)生學(xué)習(xí)特點(diǎn)，設(shè)計(jì)了九個(gè)具有代表性的實(shí)用開放性實(shí)踐項(xiàng)目，以滿足學(xué)生對(duì)開放性實(shí)驗(yàn)的需求。EDA是電子類專業(yè)重要的一門專業(yè)基礎(chǔ)課，具有較強(qiáng)的實(shí)踐性。3）FPGA設(shè)計(jì)具有很大的靈活性，而且其設(shè)計(jì)周期短，只需很少的外圍電路即可完成，省去了電路調(diào)試、印制電路板等工作，成本相對(duì)較低，非常適合電子設(shè)計(jì)大賽選用。北京郵電大學(xué)在將現(xiàn)代技術(shù)引入實(shí)驗(yàn)的同時(shí)，利用先進(jìn)的網(wǎng)絡(luò)教學(xué)手段，自主開發(fā)了實(shí)驗(yàn)教學(xué)網(wǎng)絡(luò)信息平臺(tái)，通過“實(shí)驗(yàn)預(yù)約、信息發(fā)布、資源共享、師生交互、考試管理、教學(xué)管理、設(shè)備管理”等功能，網(wǎng)絡(luò)平臺(tái)中多種形式的交互方式輔助了實(shí)驗(yàn)教學(xué)，實(shí)現(xiàn)了“實(shí)驗(yàn)時(shí)間開放”、“實(shí)驗(yàn)空間開放”、“實(shí)驗(yàn)器件開放”、“實(shí)驗(yàn)內(nèi)容開放”。此外，如University of California和Berkeley和Brigham Young University等學(xué)校在基于FPGA的超級(jí)計(jì)算機(jī)研制方面也有大量成果。第二章對(duì)常見的EDA開發(fā)集成環(huán)境（Altera公司的Quartus II，NIOS II,DSPBuilder和Xilinx公司的ISE）作了簡(jiǎn)要介紹?！ltera Quartus II開發(fā)系統(tǒng)介紹 Quartus II簡(jiǎn)介Max+plus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。支持IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)