eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)(存儲(chǔ)版)
【正文】 sc=NO 5 圖 23 鍵盤去抖電路 圖 24 Filter狀態(tài)轉(zhuǎn)移圖 ALU 模塊 Alu（ arithmetic logical unit）是算術(shù)與邏輯單元，即運(yùn)算器。 圖 26 OP模塊 圖 26 OP模塊 掃描鍵盤模塊 掃描鍵盤顧名思義是用來(lái)輸入的，掃描鍵盤由四行列垂直交叉相成，行 row 為高電平，列 col 為低電平，按下哪個(gè)鍵后，該位置的行列導(dǎo)通，行電位被拉低，于是可以表示出哪個(gè)鍵被輸 入了。 此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、 嵌入式軟件開發(fā) 、可編程 邏輯設(shè)計(jì) 于一體，是一種綜合性的開發(fā)平臺(tái)。 Quartus 平臺(tái)與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。 Quartus II 的代碼輸入頁(yè)面如圖 34 所示。申老師經(jīng)常的陪伴大家也挺辛苦的，在這里感謝申老師。 經(jīng)過(guò)一周 FPGA 的學(xué)習(xí)，我們得到了很多的收獲，老師教會(huì)了我們好多功能機(jī)的設(shè)計(jì)，編碼的創(chuàng)建過(guò)程，之前報(bào)過(guò)計(jì)算機(jī)二級(jí)培訓(xùn)班，對(duì)這樣的代碼編寫有點(diǎn)熟悉的感覺(jué)，但畢竟不是同一性質(zhì)的學(xué)科類型，應(yīng)用方式也不一樣，就需要對(duì)課程的深入理解，李老師的教學(xué)方式獨(dú)特，大家都 能輕松的理解，李老師教學(xué)相長(zhǎng)，能夠深入了解學(xué)生不解之處，為大家排憂解難，很有大家的風(fēng)度，李老師總是耐心的為大家解決各種問(wèn)題，一些大家經(jīng)常犯的錯(cuò)誤，老師也都一一解答，李老師為人師表。 Quartus II 的新工程向?qū)ы?yè)面如圖 32所示。 Altera 的 Quartus II 可編程邏輯 軟件 屬于第四代 PLD 開發(fā)平臺(tái)。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。amp。 電路復(fù)位時(shí) op1 和 op2 都全部清零，并且沒(méi)有操作符的輸入，即op1_add=0,op1_clear=0,op1_load=0,op2_load=0,oprand= s0，當(dāng)無(wú)按鍵時(shí)即 sc=NO 時(shí)保持 s0 原狀態(tài)不變，如果有 0 到 9 之間的數(shù)字鍵按下時(shí)電路進(jìn)入狀態(tài)s1，此時(shí) op1 不在有輸入，即 op1_add=0，直到進(jìn)入狀態(tài) s2,此時(shí)便描述了從按鍵被按下到按鍵再次彈起時(shí)的全過(guò)程。其中， Verilog 的邏輯門級(jí)、晶體管級(jí)級(jí)電路描述能力更強(qiáng)， VHDL 不具備這樣低級(jí)的描述能力，但是另一方面， VHDL 的系統(tǒng)級(jí)抽象描述能力 則比 Verilog 強(qiáng)。 在 集成電路設(shè)計(jì) （特別是 超大規(guī)模集成電路 的 計(jì)算機(jī)輔助設(shè)計(jì) ）的 電子設(shè)計(jì)自動(dòng)化領(lǐng)域中， Verilog 是一種 硬件描述語(yǔ)言 ，可以用它來(lái)對(duì) 電子系統(tǒng) 進(jìn)行描述。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件 門電路數(shù)有限的缺點(diǎn) .系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。 （ 2）基本設(shè)計(jì)內(nèi)容 2：加入動(dòng)態(tài)數(shù)碼管顯示驅(qū)動(dòng) （ 3）進(jìn)階設(shè)計(jì)內(nèi)容：對(duì)矩陣鍵盤的驅(qū)動(dòng)，得到矩陣鍵盤的掃描碼和去抖動(dòng)后的過(guò)濾碼 （ 4）進(jìn)階設(shè)計(jì)內(nèi)容：實(shí)現(xiàn)二進(jìn)制轉(zhuǎn) BCD 碼模塊的設(shè)計(jì)，以顯示十進(jìn)制運(yùn)算 （ 5）進(jìn)階設(shè)計(jì)內(nèi)容：實(shí)現(xiàn) FSMD 的總體架構(gòu)，并對(duì)其 FSM 的設(shè)計(jì)。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。設(shè)計(jì)人員還可以利用 Verilog 的擴(kuò)展部分 VerilogAMS 進(jìn)行模擬電路 和 混合信號(hào)集成電路 的設(shè)計(jì)。隨著 VerilogA 被合并到 Verilog 標(biāo)準(zhǔn)之中，而該部分后來(lái)成為了 VerilogAMS的一部分，該語(yǔ)言增加了對(duì)模擬電子系統(tǒng)的描述能力，因此它在混合信號(hào)集成電路中有著更廣泛的應(yīng)用。它由與門和或門組成，主要負(fù)責(zé)所有數(shù)學(xué)與邏輯功能。掃描鍵盤的模塊電路圖如圖 27所示。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì) 軟件 ，由于其出色的易用性而得到了廣泛的應(yīng)用。改進(jìn)了 軟件 的 LogicLock 模塊設(shè)計(jì) 功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 Quartus II 的仿真頁(yè)面如圖 31 所示。雖然課程這就結(jié)束了，但不能落下這門課，這門課對(duì)電子知識(shí)的理解很有幫助，對(duì)實(shí)踐應(yīng)用更加清晰。簡(jiǎn)易計(jì)算器就是對(duì)大家剛剛掌握的知識(shí)進(jìn)行應(yīng)用，這是一個(gè)熟悉知識(shí)的過(guò)程，大家在這個(gè)過(guò)程中能夠加深對(duì)電子設(shè)計(jì)的理解，和對(duì)實(shí)際應(yīng)用實(shí)際操作的靈活性。 Quartus II 的操作頁(yè)面 10 Quartus II 的啟動(dòng)頁(yè)面如圖 31 所示。 Quartus II 功能 Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； 9 芯片（電路）平面布局連線編輯； LogicLock
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