eda課程設(shè)計(jì)之手表鬧鐘設(shè)計(jì)(存儲(chǔ)版)
【正文】 學(xué) 號(hào) 1115105048 姓 名 任課老師 學(xué)生簽名： 完成日期： 2 / 7 摘要 : 本課程設(shè)計(jì)旨在設(shè)計(jì)一個(gè)可用 EP2C5T144C8芯片實(shí)現(xiàn)的簡易手表電路，帶有 24小時(shí)循環(huán)功能、時(shí)間設(shè)定功能、鬧鐘功能以及星期顯示功能。 ： 設(shè)計(jì)方案 1，在 block program 文件里直接列出所有需要的小模塊，各個(gè)小模塊為最基礎(chǔ)的模塊，不可再劃分，然后進(jìn)行連接，實(shí)現(xiàn)功能 。 USE 。 BEGIN PROCESS (CLK, RST, EN ) BEGIN IF RST =39。 THEN IF EN =39。COUT =39。 USE 。139。039。139。USE 。139。EVENT AND CLK=39。 Q2 = Q2+1 。 END IF。 32768計(jì)數(shù)器 LIBRARY IEEE。 BEGIN IF RST =39。 THEN IF EN =39。COUT=39。 Y : OUT BIT )。 END IF。 Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 IF a=b then ALARM =39。 選擇定時(shí)功能，任意調(diào)整時(shí)間，檢測可行性。 END ARCHITECTURE one 。 ELSE Y = b 。 ENTITY xz2to1 IS PORT (a,b: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。THEN Y = b 。 END one 。039。EVENT AND CLK=39。 END CT32768 。 END PROCESS 。 ELSE Q3=39。039。)。 SIGNAL Q3:STD_LOGIC。 24進(jìn)制程序 LIBRARY IEEE。)。139。 ARCHITECTURE bhv OF COUNT_10 IS BEGIN PROCESS (CLK, RST, EN )
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