【正文】 gin if(div_clk) begin dout1 = key。 end always (posedge clock) //按鍵 2 序列碼低 4位 begin if(key_edge[1]) //下降沿檢測 data[3:0] = data[3:0] + 139。 //按鍵 6 時鐘 always (posedge clock) begin if(key_edge[4]) //按鍵 5 復位 begin data_shift = {139。b1。d4:disp_dat = dat[3:0]。 //選擇第一個數(shù)碼管顯示 12 339。b11110111。hc0。h3:seg_r = 839。 //顯示 5 439。h80。hb:seg_r = 839。 //顯示 d 439。 //外接 I/O口 input clock。 //輸出接數(shù)碼管 段碼 output[7:0]dig。 reg[7:0]dig_r。 //分頻時鐘 ,用于消抖和掃描 reg [3:0] disp_r。d0,s1=439。d8。d0。 buff。b1。 led_r = {data_shift[8],led_r[7:1]}。else state=s0。else state=s0。 //第一個數(shù)碼管 339。 //第八個數(shù)碼管 default:disp_dat = 439。 //選擇第二個數(shù)碼管顯示 339。b11111110。hf9。h4:seg_r = 839。 //顯示 6 439。h90。hc:seg_r = 839。 //顯示 e 439。設(shè)置好之后按 KEY5復位（平時數(shù)碼管 8顯示“ 0”）。同時報告寫起來也比較困難，不知道從哪些方面寫起，調(diào)理很清楚，但是文字上不知道如何編寫，后來逐漸找到了感覺，寫起來也比較得心應手了。 完成本次課程設(shè)計的過程，是一個從無到有的過程，從布置課題之后， 11天的時間從查找資料，認真理解序列信號檢測器的原理，設(shè)計各個模塊的程序并仿真，然后硬件調(diào)試，最后編寫報告。h0。he:seg_r = 839。h83。 //顯示 8 439。h6:seg_r = 839。hb0。 //顯示 0 439。 //選擇第二個數(shù)碼管顯示 339。d1:dig_r = 839。 //第五個數(shù)碼管 339。 endcase end end always (posedge clock) begin if(div_clk) begin case(t3) //選擇掃描顯示數(shù)據(jù) 339。else state=s0。else state=s0。d0。b1。 end end //按鍵邊沿檢測部分 always (posedge clock) begin buff = dout1 | dout2 | dout3。b0。d6,s7=439。 assign dig = dig_r。 //數(shù)碼管掃描計數(shù)器 reg[3:0]disp_dat。 //輸出寄存器 reg[7:0]led_r。 //輸入待檢測預置數(shù) output[7:0]led。 //顯示 f endcase end endmodule （二）用程序形式做的程序如下 。hd:seg_r = 839。h88。 //顯示 7 439。h5:seg_r = 839。ha4。 endcase end end always (disp_dat) begin case(disp_dat) //七段譯碼 439。 //選擇第四個數(shù)碼管顯示 339。d0:dig_r = 839。d3:disp_dat = dat[7:4]。 //LED左移顯示 end end assign sda = data_shift[8]。 end assign rstout = buff[4]。 //按鍵控制處理部分 always (posedge clock) //按鍵 1 序列碼高 4位 begin if(key_edge[0]) //下降沿檢測 data[7:4] = data[7:4] + 139。 div_clk = 139。 assign dig = dig_r。 reg[5:0]dout1,dout2,dout3,buff。 //8位預置數(shù)輸出 input[3:0]disp。 //系統(tǒng)時鐘 input[5:0]key。else state=s0。else state=s0。 //輸出檢測結(jié)果 always (posedge clk or negedge rst) begin if(~rst) state=s0。d2,s3=439。 //時鐘信號輸入 input rst。若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直 至編譯成功為止。用 KEY5控制復位，KEY6控制狀態(tài)機的時鐘， KEY1~KEY4控制輸入待檢預置數(shù)和檢測預置數(shù)（檢測密碼），并在數(shù)碼管 1\2和 4\5上顯示。依賴功能強大的計算機，在 EDA工具軟件平臺上，對以硬件描述語言 HDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動完成邏輯編譯、化簡、 分割、綜合、布局布線以及邏輯優(yōu)化和仿真調(diào)試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。本次課程設(shè)計設(shè)計出能夠檢測序列“ 1110101101” 的序列檢測器，并以此來描述序列檢測器的設(shè)計過程和基于 FPGA 的軟件 仿真。s programmability[7], concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence 1110101101 sequence detectors, and detector in order to describe the sequence of the design process and FPGAbased software simulation. Finally, the output of the waveform QuartusII design testing, debugging the hardware design has been tested