【正文】 168: begin idle = 139。d1。b0。 WHEN 00000011 = seg_data = 111111110111。 WHEN 00001011 = seg_data = 011111111111。 END arch。 WHEN 00001001 = seg_data = 110111111111。 WHEN 00000001 = seg_data = 111111111101。d0。b1。b1。b1。 dataout[7] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。b0。 end 839。d40: //接收第 1 位數(shù)據(jù) begin idle = 139。b1。d0: begin idle = 139。amp。 reg rxbuf, rxfall, receive。 //UART 數(shù)據(jù)輸入 output dataout。b1。b1。d160: begin tx = 139。 end 839。d1。 t = t + 839。b1。 idle = 139。 //發(fā)送數(shù)據(jù) 2 位 presult = datain[2]^presult。d32: begin tx = datain[1]。 end 839。 end end always (posedge clk) begin if(send == 139。 wrsig。 reg send。d1。 t = t + 1639。 9 參考文獻 [1]鄭亞民 ,董曉舟 .VHDL 與 VerilogHDL 比較學習及建模指導 .北京：國防工業(yè)出版社， [2]夏宇聞 ， Verilog數(shù)字系統(tǒng)設計教程（第 2 版） [M] ，北京航空航天大學出版社， 2021 [3]基聶濤，許世宏 《現(xiàn)代電子技術》 2021年第二期總第 217期 [4]程耀林 .FPGA的系統(tǒng)設計方法解析 [J].現(xiàn)代電子技術 ,2021 [5]吳繼華，王誠 .設計與驗證 Verilog HDL[M].北京：人民郵電出版社， 2021 10 附錄 分頻器程序： module clkdiv(clk, clkout)。 圖 7 測試結果圖 8 第四章 總結 本文設計的模塊工作在應用比較普遍的方式 ,實現(xiàn)全雙工的通信。 用 Quartus II 軟件建立工程機頂層文件，編譯輸入各個參數(shù)數(shù)據(jù)，并進行波形仿真。 對程序進行仿真， 加入輸入輸出信號，設置系統(tǒng)時鐘信號 clk 的周期為 20ns。所以接收端需要進行過采樣來保證數(shù)據(jù)的接收， RS232標準規(guī)定的過采樣率是以發(fā)送波特率的 16倍時鐘對數(shù)據(jù)進行檢測。 UART的數(shù)據(jù)幀的形式分組發(fā)送數(shù)據(jù)，以 8位數(shù)據(jù)位、 1位起始位和 ，每一個數(shù)據(jù)幀由 10位數(shù)據(jù)構成，首先是一個低電平起始位來標志幀開始，隨后由低至高發(fā)送 8位數(shù)據(jù)，最后是 。在本設計中沒有校驗位，但只要改變 Generic 參數(shù) FrameLen，也可以加入校驗位，停止位是固定的 。在本設計中，由于 RS232C 傳輸必定是工作在某種波特率下，為了便于和 RS232C 總線進行同步，需要產(chǎn)生符合 RS232C 傳輸波特率的時鐘。 （ 6）位時間：即每個位的時間寬度。在發(fā)送器空閑時，數(shù)據(jù)線應該保持在邏輯高電平狀態(tài)。 目錄 第一章 設計原理 ............................................................... 1 UART 基本特點 .......................................................... 1 UART 結構組成 .......................................................... 1 第二章 UART 設計內(nèi)容 ........................................................... 3 波特率發(fā)生器 ........................................................... 3 發(fā)送模塊設計 ........................................................... 3 接收模塊設計 ........................................................... 4 第三章 運行輸出結果 ........................................................... 6 分頻器仿真及分析 ....................................................... 6 發(fā)送模塊仿真及分析 ..................................................... 6 接收模塊仿真及分析 ..................................................... 6 數(shù)碼顯示模塊