序列信號檢測eda課程設(shè)計(jì)-文庫吧資料
2025-06-14 05:51本頁面
【正文】 end end assign sda = data_shift[8]。 end else if(key_edge[5]) //按鍵 6 begin data_shift = data_shift 1。 //重新裝載數(shù)據(jù) led_r = 839。 //按鍵 6 時(shí)鐘 always (posedge clock) begin if(key_edge[4]) //按鍵 5 復(fù)位 begin data_shift = {139。 end assign rstout = buff[4]。 end always (posedge clock) //按鍵 4 預(yù)置數(shù)低 4位 begin if(key_edge[3]) //下降沿檢測 11 dat_r[3:0] = dat_r[3:0] + 139。 end always (posedge clock) //按鍵 3 預(yù)置數(shù)高 4位 begin if(key_edge[2]) //下降沿檢測 dat_r[7:4] = dat_r[7:4] + 139。 end always (posedge clock) //按鍵 2 序列碼低 4位 begin if(key_edge[1]) //下降沿檢測 data[3:0] = data[3:0] + 139。 //按鍵控制處理部分 always (posedge clock) //按鍵 1 序列碼高 4位 begin if(key_edge[0]) //下降沿檢測 data[7:4] = data[7:4] + 139。 end assign key_edge = ~(dout1 | dout2 | dout3) amp。 dout3 = dout2。 10 end end //按鍵消抖部分 always (posedge clock) begin if(div_clk) begin dout1 = key。 div_clk = 139。 end else begin count = 1739。 div_clk = 139。d120210) begin count = count + 139。 assign dig = dig_r。 assign led = ~led_r。 //分頻時(shí)鐘 ,用于消抖和掃描 wire[5:0]key_edge。 //數(shù)碼管掃描計(jì)數(shù)器 reg[3:0]disp_dat。 reg[5:0]dout1,dout2,dout3,buff。 //時(shí)鐘分頻計(jì)數(shù)器 reg[7:0]data。 reg[7:0]dig_r。 //輸出寄存器 reg[7:0]led_r。 //8位預(yù)置數(shù)輸出 input[3:0]disp。 //產(chǎn)生時(shí)鐘信號輸出 output rstout。 //輸出接數(shù)碼管位碼 //序列碼檢測模塊 I/O口 output sda。 //輸出接 LED output[7:0]seg。 //系統(tǒng)時(shí)鐘 input[5:0]key。 //序列碼檢測錯(cuò)誤，輸出“ 0” end endmodule 模塊 2為： module schk_test(clock,key,sda,clkout,rstout,dat,disp,led,seg,dig)。 //序列碼檢測正確，輸出“ F” else disp_r=439。 endcase end end always (state) begin if(state==s8) disp_r=439。else state=s0。else state=s0。else state=s0。else state=s0。else state=s0。else state=s0。else state=s0。else state=s0。 //輸出檢測結(jié)果 always (posedge clk or negedge rst) begin if(~rst) state=s0。d8。d6,s7=439。d4,s5=439。d2,s3=439。d0,s1=439。 //檢測結(jié)果輸出寄存器 reg [3:0] state。 //輸入待檢測預(yù)置數(shù) output [3:0] disp。 //時(shí)鐘信號輸入 input rst。 //序列檢測器模塊 input sda。 （ 7）硬件連接、下載程序。（原理圖形式需此步驟） （ 4）新建圖形設(shè)計(jì)文件命名為 ，其模塊原理圖： 7 原理圖： 仿真圖： （ 5）選擇目標(biāo)器件并對相應(yīng)的引腳進(jìn)行定義鎖定，在這里所選擇的器件為EPIC6Q240C8芯片，將未使用的引腳設(shè)置為三態(tài)輸入。若在編譯過程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直 至編譯成功為止。 對莫模塊的各端口說明如下： Clock 系統(tǒng)時(shí)鐘輸入（ 48MHz） key[5..0] 按鍵輸入 disp[3..0] 序列檢測器檢測結(jié)果輸入（顯示于數(shù)碼管 8） sda 串行序列碼輸出 clkout 序列檢測器狀態(tài)機(jī)時(shí)鐘輸出 rstout 序列檢測器復(fù)位信號輸出 dat[7..0] 檢測預(yù)置數(shù)輸出 led7..0] LED輸出 seg[7..0] 數(shù)碼管段輸出 dig[7..0] 數(shù)碼管位輸出 四、實(shí)驗(yàn)步驟 （ 1）啟動(dòng) Quartus||建立一個(gè)空白工程，然后命名為 。不考慮重疊的可能。當(dāng)序列檢測器連續(xù)收到一組串行二進(jìn)制碼后，如果這組序列碼與檢測器中預(yù)先設(shè)置的序列碼相同，則輸出 1，否則輸出 ，所以要求檢測器必須對前一次接受到的序列碼做記憶分析，直到在連 續(xù)檢測中所收到的每一位二進(jìn)制碼都與預(yù)置序列碼對應(yīng)相同。用 KEY5控制復(fù)位，KEY6控制狀態(tài)機(jī)的時(shí)鐘， KEY1~KEY4控制輸入待檢預(yù)置數(shù)和檢測預(yù)置數(shù)（檢測密碼），并在數(shù)碼管 1\2和 4\5上顯示。 二、設(shè)計(jì)內(nèi)容 設(shè)計(jì)一序列檢測器并在 SmartSOPC實(shí)驗(yàn)箱上進(jìn) 行硬件測試。硬件描述語言 HDL 是EDA 技術(shù)的重要組成 部分，而 VHDL 在現(xiàn)在 EDA 設(shè)計(jì)中使用最多，是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次， V
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號-1