eda》課程設(shè)計(jì)之手表鬧鐘設(shè)計(jì)(文件)
【正文】 URE one OF c2b4 IS BEGIN PROCESS (a,b,s1,s2) BEGIN IF s1 = 39。THEN Y = b 。 END ARCHITECTURE one 。 ENTITY xz2to1 IS PORT (a,b: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY xz2to1。 ELSE Y = b 。ELSE ALARM =39。 END ARCHITECTURE one 。 . 結(jié)論 可在輸入 362478HZ 的周期脈 沖時(shí)候，從 00:00:00 計(jì)時(shí)到 23:59:59，可在設(shè)定鬧鐘時(shí)間響鈴，可任意設(shè)定時(shí)間，完全成功。 選擇定時(shí)功能，任意調(diào)整時(shí)間，檢測(cè)可行性。 END IF。 IF a=b then ALARM =39。039。 Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 END IF。and s2 = 39。 Y : OUT BIT )。 END IF。COUT=39。039。 THEN IF EN =39。)。 BEGIN IF RST =39。 Q :OUT STD_LOGIC_VECTOR(14 DOWNTO 0)。 32768計(jì)數(shù)器 LIBRARY IEEE。COUT = Q2 。 END IF。Q3=39。 Q2 = Q2+1 。 THEN IF Q1 9 THEN Q1 = Q1 +1。EVENT AND CLK=39。Q2 = (OTHERS =39。139。 END COUNT_24 。USE 。 END PROCESS 。139。 ELSE Q1 := (OTHERS =39。039。 ELSIF CLK39。139。 COUT :OUT STD_LOGIC)。 USE 。 END IF。COUT =39。039。 THEN IF EN =39。)。 BEGIN PROCESS (CLK, RST, EN ) BEGIN IF RST =39。 COUT : OUT STD_LOGIC )。 USE 。
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