【正文】 out std_logic )。139。039。event and clk_tem=39?；蜻壿嬮T是為了改變 分頻器 的占空比。鎖存器是把輸出結(jié)果鎖存輸出，使輸出結(jié)果保持靜態(tài)更容易觀察。即輸出信號(hào) 500Hz。 BEGIN P1: PROCESS( CLKK ) 18 BEGIN IF CLKK39。 END PROCESS P1。LOAD=39。 END ARCHITECTURE behav。139。 通過(guò)實(shí)驗(yàn)設(shè)計(jì)，必須不斷的去查閱資料。這大大的節(jié)約了成本，而且使用起來(lái)很簡(jiǎn)單。鎖存信號(hào)之后，必須有一清零信號(hào) RST_CNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下 10秒鐘的計(jì)數(shù)操作作準(zhǔn)備。 END IF。 IF COUNTDIV=01001 THEN CNT_EN=39。 IF COUNTDIV=10101 THEN COUNTDIV=00000。 END ENTITY TESTCTL。所謂把時(shí)鐘周期擴(kuò)大 10 倍就是把本應(yīng) 1s測(cè)量的頻率，把它用 10s 來(lái)測(cè)量。 4 位十進(jìn)制頻率計(jì)的設(shè)計(jì) 頻率記的頂層模塊圖如圖 圖 4位十進(jìn)制頻率計(jì) 4 位頻率計(jì)原理圖包括了測(cè)試模塊 TESTCL 和 4個(gè)十進(jìn)制計(jì)數(shù)器 t10 模塊、4個(gè) 4位鎖存器模塊。 end behave。 process(clk_tem) variable tem:std_logic。 else t:=t+1。 begin if qout139。 qout1:buffer std_logic。 q2=tem。 end if。 clkout=39。 begin q1=clk xor q2。 use 。 VHDL 采用基于庫(kù)（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè) 計(jì)，這是其他硬件描述語(yǔ)言所不能比擬的。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式、描述風(fēng)格以及 11 語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。至此 ,FPGA 芯片設(shè)計(jì)完成。習(xí)慣上 ,對(duì)CPLD 器件的下載叫編程 ,對(duì) FPGA 器件的下載叫配置。延時(shí)跟工藝有關(guān) , 10 特別是深亞微米工藝 ,線延時(shí)大大超過(guò)門延時(shí) ,所以總延時(shí)跟布局布線關(guān)系極大。適配后產(chǎn)生的文件有網(wǎng)表文件 反標(biāo)文件和編程文件等。綜合報(bào)告文件中含所用邏輯資源、預(yù)估出的時(shí)鐘最高頻率、關(guān)鍵路徑 (延時(shí)最長(zhǎng)的路徑 , 可在軟件中顯示 ) 等信息。綜合時(shí)所加的約束一般比較簡(jiǎn)單 ,如時(shí)鐘頻率、器件型號(hào)和其他綜合設(shè)置等。如果仿真不對(duì) ,則需要檢查和修改 RTL 級(jí)代碼或者測(cè)試激勵(lì)甚至系統(tǒng)方案。如果系統(tǒng)行為仿真正確 , 就可以將行為級(jí)代碼轉(zhuǎn)化為 RTL級(jí)代碼。也可以使用高級(jí)語(yǔ)言如 C 來(lái)進(jìn)行描述 ,此時(shí)往往要配合專用的系統(tǒng)設(shè)計(jì)工具來(lái)進(jìn)行描述與仿真 ,如 SPW 等。 測(cè)試激勵(lì) : 指測(cè)試文件 ,它調(diào)用 FPGA 設(shè)計(jì)的頂層模塊 ,同時(shí)產(chǎn)生頂層模塊需要的輸入信號(hào) ,稱之為激勵(lì)信號(hào) ,使用行為描述即可 ,不要求可綜合。在門級(jí) , 由綜合工具產(chǎn)生的門級(jí)網(wǎng)表來(lái)描述。一般情況下 , 對(duì) RTL 級(jí)的描述即原理圖或者 HDL 設(shè)計(jì)代碼的修改最多也最有效。連線資源用于將不同的邏輯塊連接起來(lái)。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。本文利用 VerilogHDL 硬件描述語(yǔ)言的設(shè)計(jì)方式，通過(guò) quartus進(jìn)行仿真，設(shè)計(jì)基于 FPGA 小數(shù)分頻器。 分頻器在 CPLD/FPGA 的使用頻率較高。用 FPGA 設(shè)計(jì)的產(chǎn)品不但降低的生產(chǎn)成本，還在一定程度上縮短了生產(chǎn)周期。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。如設(shè)計(jì)一個(gè)分頻系數(shù)為 的分頻器時(shí)，可以將分頻器設(shè)計(jì)成 9 次 10 分頻， 1 次 11 分頻，這樣總的分頻值為： F=（ 910+111 ） /（ 9+1） = 從這種實(shí)現(xiàn)方法的特點(diǎn)可以看出，由于分頻器的分 頻值不斷改變，因此分頻后得到的信號(hào)抖動(dòng)較大。人們希望有一中靈活的設(shè)計(jì)方法，只需在實(shí)驗(yàn)室就能設(shè)計(jì)分頻器并能馬上投入使用，更改分頻系數(shù)不需要改變?cè)骷螂娐钒?，只需改變?cè)闯绦?，在?shù)分鐘內(nèi)就能完成，并能馬上使用。 4 1 FPGA 及 VHDL 簡(jiǎn)介 什么是 FPGA FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。有時(shí)也可以分配給復(fù)位信號(hào)、使能信號(hào)或者其他特殊信號(hào)。 圖 FPGA設(shè)計(jì)流程圖 7 在理論上 , 把 VLSI(Ultra Large Scale Integration, 超大規(guī)模集成電路 ) 的設(shè)計(jì)描述為 6 個(gè)層次 [2 ,3] , 即系統(tǒng)級(jí) (系統(tǒng)功能、參數(shù)定義 )、算法級(jí) (描述系統(tǒng)功能行為 )、 RTL 級(jí)、門級(jí) (邏輯門 )、電路級(jí) (晶體管 )、版圖級(jí) (物理工藝 )。 需要說(shuō)明的是 , 系統(tǒng)行為仿真和 RTL 級(jí)功能仿真有時(shí)要用到某種功能模塊 , 例如 RAM 模型。 約束 : 指對(duì)邏輯綜合和布局布線時(shí)的約束。它使用系統(tǒng)行為描述代碼、測(cè)試激勵(lì)、行為級(jí)模型庫(kù)等為輸入 ,利用專用的仿真工具或者系統(tǒng)設(shè)計(jì)軟件來(lái)進(jìn)行功能仿真和優(yōu)化。二是使用手工方法轉(zhuǎn)化。編譯的結(jié)果自動(dòng)存放在一個(gè)指定的工作目錄中 ,仿真的結(jié)果主 要以波形文件的形式存放。映射是將轉(zhuǎn)換后的 結(jié)果使用工藝庫(kù)門級(jí)單元的連接關(guān)系來(lái)表示 ,并根據(jù)需要進(jìn)行優(yōu)化 ,形成網(wǎng)表文件。有的 EDA 工具不提供此仿真功能 ,可以不做。編程文件用于對(duì)器件編程下載。時(shí)序分析是一個(gè)輔助功能 ,有時(shí)可以不做。配置 方式有多種模式 , 較常用的是 PS 模式 (調(diào)試時(shí)用 )和使用配置器件模式 (產(chǎn)品中使用 ),它是使用一個(gè) EPROM 型的配置芯片 ,先將編程數(shù)據(jù)燒寫(xiě)到配置芯片中 ,配置芯片跟 FPGA使用專用接口引腳相連。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。 底層嵌入功能單元是指那些通用程度較高的嵌入式功能模塊，比如PLL(phase Locked Loop)、 DLL(Delay Locked Loop)、 DSP、 CPU 等。 由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了