多功能信號發(fā)生器的設(shè)計_畢業(yè)設(shè)計(存儲版)
【正文】 75。 when 28=d=8。 when 36=d=13。 when 44=d=87。 when 52=d=186。 when 60=d=249。 end sin_arc。 architecture ladder_arc of ladder is begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 else tmp:=tmp+16。 use 。 when 11=q=d3。 q:out std_logic_vector(7 downto 0)。 ponent square is port(clk,clr:in std_logic。 end ponent sin。 signal square :std_logic。 begin wen1: fenpin port map(d_mode=d_mode,clk=clk, d_out=square,d_out= delta, d_out= sin, d_out= ladder)。整體 RTL 圖如圖 13所示： 圖 13 整體多波形信號發(fā)生器 RTL 圖 18 整體多波形信號發(fā)生器仿真如圖 14所示： 圖 14 整體多波形信號發(fā)生器仿真圖 其中， d_mode【 3..0】 為數(shù)控分頻輸入端， 接四個開關(guān) 用來 產(chǎn)生 預(yù)制分頻數(shù)，分頻后得到不同頻率的脈沖， sel【 1..0】 為數(shù)據(jù)選擇器的選擇輸入端，接兩個開關(guān)，輸入 不同數(shù)據(jù)，選擇四種波形中的一種輸出， clk是原始脈沖輸入端， reset為復(fù)位端，接一按鍵，按下時產(chǎn)生復(fù)位，回到初始狀態(tài)；q【 7..0】 是數(shù)據(jù)選擇器的輸出端，輸出被選中的波形送至 DA轉(zhuǎn)換器。 20 6 參考文獻 [1]李翠華 . 信號發(fā)生器的設(shè)計 [J]. 科技廣場 , 2020 [2]申彥春 , 王歡 , 梁延 貴 . 基于 FPGA的信號發(fā)生器的設(shè)計 [J]. 唐山學(xué)院學(xué)報 , 2020 [3]劉皖 , 何道軍 , 譚明 . FPGA 設(shè)計與應(yīng)用 [M]. 北京清華大學(xué)出版社 , 2020 [4]趙雅興 . FPGA原理設(shè)計與應(yīng)用 [M]. 天津大學(xué)出版社 , 1999 [5]余勇 , 鄭小林 .基于 FPGA的 DDS正弦信號發(fā)生器的設(shè)計與實現(xiàn) [J].電子器件 , 2020 [6]田耘 ,徐文波 . Xilinx FPGA 開發(fā)實用教程 [M]. 北京 : 清華大學(xué)出版社 , 2020 。 end behav。 signal d2 :std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0))。 ponent sin is port(clk,clr:in std_logic。 d_out:out std_logic)。 use 。 when 01=q=d1。 其仿真波形如圖 9所示： 圖9 鋸齒波 仿真圖 其生成元器件如圖 10所示： 15 圖 10 鋸齒波 元器件生成圖 根據(jù)外部的開關(guān)狀態(tài)可以選擇輸出的波形。139。 q:out std_logic_vector(7 downto 0))。 end if。 when 58=d=239。 when 50=d=162。 13 when 42=d=64。 when 34=d=4。 when 26=d=19。 when 18=d=99。 when 10=d=197。 when 02=d=252。 elsif clk39。 use 。 end if。139。event and clk=39。 q:out std_logic_vector(7 downto 0))。 end if。 process(clk,a) begin if clk39。event and clk=39。 architecture one of square is signal a:bit:=39。 end process p_div。139。 end if。139。 entity fenpin is port(d_mode:in std_logic_vector(3 downto 0)。 DA轉(zhuǎn)換采用的 DA0832，輸入有 8 個數(shù)據(jù)端，范圍是 0 到 255；而 且設(shè)置 64 個時鐘周期為一個三角波周期， 所有每次加、減為 1。 當(dāng)輸入端有時鐘信號輸入時，各個信號發(fā)生器模塊獨立運行，獨立存在，發(fā)出各種 信號，這些信號作為數(shù)據(jù)選擇器的輸入信號，在數(shù)據(jù)選擇器的作用下，波形切換到相應(yīng)的模塊輸出，再通過數(shù)模轉(zhuǎn)換器（ D/A），將通過示波器顯示出相應(yīng)的波形圖，其程序流程圖如下圖所示： 用 VHDL語言結(jié)合原理圖設(shè)計實現(xiàn)一個函數(shù)信號發(fā)生器 ,輸出正弦波、方波和三角波三種波形。 本設(shè)計采用 EDA 來設(shè)計制作多功能信號發(fā)生器。能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波（含方波）、正弦波的電 路被稱為函數(shù)信號發(fā)生器。平時練習(xí)與考試都是設(shè)計一個簡單的電路，本次課設(shè)綜合了好幾個電路的設(shè)計。 本設(shè)計采用 FPGA來設(shè)計制 作多功能信號發(fā)生器。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的 信號發(fā)生器 。拓展了對 VHDL 語言的應(yīng)用。各種波形曲線均可以用三角函數(shù)方程式來表示。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加
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