多功能信號發(fā)生器的設(shè)計_畢業(yè)設(shè)計(文件)
【正文】 39。039。event and clk=39。 a=not a。 process(clk,a) begin if clk39。139。 end if。其 VHDL代碼如下： library ieee。 q:out std_logic_vector(7 downto 0))。 begin if reset=39。event and clk=39。 then if tmp=11111110 then tmp:=11111111。139。039。 end if。 end delta_arc。 use 。 architecture sin_arc of sin is begin process(clk,clr) variable tmp:integer range 0 to 63。 elsif clk39。 else tmp:=tmp+1。 when 02=d=252。 when 06=d=233。 when 10=d=197。 when 14=d=150。 when 18=d=99。 when 22=d=53。 when 26=d=19。 when 30=d=1。 when 34=d=4。 when 38=d=26。 13 when 42=d=64。 when 46=d=112。 when 50=d=162。 when 54=d=207。 when 58=d=239。 when 62=d=254。 end if。其 VHDL代碼如下 : library ieee。 q:out std_logic_vector(7 downto 0))。039。139。 end if。 其仿真波形如圖 9所示： 圖9 鋸齒波 仿真圖 其生成元器件如圖 10所示： 15 圖 10 鋸齒波 元器件生成圖 根據(jù)外部的開關(guān)狀態(tài)可以選擇輸出的波形。 d0,d1,d2,d3:in std_logic_vector(7 downto 0)。 when 01=q=d1。 end process。 use 。 resel:out std_logic)。 d_out:out std_logic)。 end ponent square。 ponent sin is port(clk,clr:in std_logic。 q:out std_logic_vector(7 downto 0))。 q:out std_logic_vector(7 downto 0))。 signal sin :std_logic。 signal d2 :std_logic_vector(7 downto 0)。 wen3: delta port map(resel =resel,clk= delta, q= d1)。 end behav。 同時 通過此次實驗，使我對 Quartus II 軟件 的使用有了更深刻的了解。 20 6 參考文獻(xiàn) [1]李翠華 . 信號發(fā)生器的設(shè)計 [J]. 科技廣場 , 2020 [2]申彥春 , 王歡 , 梁延 貴 . 基于 FPGA的信號發(fā)生器的設(shè)計 [J]. 唐山學(xué)院學(xué)報 , 2020 [3]劉皖 , 何道軍 , 譚明 . FPGA 設(shè)計與應(yīng)用 [M]. 北京清華大學(xué)出版社 , 2020 [4]趙雅興 . FPGA原理設(shè)計與應(yīng)用 [M]. 天津大學(xué)出版社 , 1999 [5]余勇 , 鄭小林 .基于 FPGA的 DDS正弦信號發(fā)生器的設(shè)計與實現(xiàn) [J].電子器件 , 2020 [6]田耘 ,徐文波 . Xilinx FPGA 開發(fā)實用教程 [M]. 北京 : 清華大學(xué)出版社 , 2020 。從選題到定稿，從了解到熟悉，用了大概一個星期的時間，在這段時間內(nèi)，苦惱、思考、喜悅、收獲，感受頗多。整體 RTL 圖如圖 13所示： 圖 13 整體多波形信號發(fā)生器 RTL 圖 18 整體多波形信號發(fā)生器仿真如圖 14所示： 圖 14 整體多波形信號發(fā)生器仿真圖 其中， d_mode【 3..0】 為數(shù)控分頻輸入端， 接四個開關(guān) 用來 產(chǎn)生 預(yù)制分頻數(shù)，分頻后得到不同頻率的脈沖， sel【 1..0】 為數(shù)據(jù)選擇器的選擇輸入端，接兩個開關(guān)，輸入 不同數(shù)據(jù)，選擇四種波形中的一種輸出， clk是原始脈沖輸入端， reset為復(fù)位端，接一按鍵，按下時產(chǎn)生復(fù)位，回到初始狀態(tài)；q【 7..0】 是數(shù)據(jù)選擇器的輸出端，輸出被選中的波形送至 DA轉(zhuǎn)換器。 wen5: ladder port map(resel =resel,clk= ladder, q= d3)。 begin wen1: fenpin port map(d_mode=d_mode,clk=clk, d_out=square,d_out= delta, d_out= sin, d_out= ladder)。 signal d0 :std_logic_vector(7 downto 0)。 signal square :std_logic。 ponent select4_1 is port(sel:in std_logic_vector(1 downto 0)。 end ponent sin。 q:out std_logic_vector(7 downto 0))。
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