多功能信號發(fā)生器的設(shè)計(jì)_畢業(yè)設(shè)計(jì)-在線瀏覽
2024-11-03 16:58本頁面
【正文】 形曲線均可以用三角函數(shù)方程式來表示。 信號發(fā)生器又稱信號源或振蕩器，在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。信號源主要給被測電路提供所需要的已知信號（各種波形），然后用其它儀表測量感興趣的參數(shù)。它能夠產(chǎn)生多種波形，如三角波、矩形波（含方波）、正弦波等，在電路實(shí)驗(yàn)和設(shè)備檢測中具有十分廣泛的用途。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的信號發(fā)生器。該信號發(fā)生器可以產(chǎn)生 正弦波、方波、三角波、鋸齒波 等波形。 設(shè)計(jì)目的： 1) 掌握使用 EDA 工具設(shè)計(jì) 信號發(fā)生器系統(tǒng) 的設(shè)計(jì)思路和設(shè)計(jì)方法 ， 體會使用 EDA綜合過程中電路設(shè)計(jì)方法和設(shè)計(jì)思路的不同 ，理解層次化設(shè)計(jì)理念 。 3) 通過這一部分的學(xué)習(xí)，對 VHDL語言的設(shè)計(jì)方法進(jìn)行進(jìn)一步的學(xué)習(xí)，對其相關(guān)語言設(shè)計(jì)規(guī)范進(jìn)行更深層次的掌握，能夠更加熟練的做一些編程設(shè)計(jì)。多功能信號發(fā)生器可由信號產(chǎn)生電路，波形選擇電路和 D/A 轉(zhuǎn)換電路構(gòu)成 ，如下圖所示： 時鐘信號 信號產(chǎn)生電路 波形選擇電路 D/A 轉(zhuǎn)換 波形輸出 選擇信號 數(shù)控分頻器 三 角 波波 形 數(shù)據(jù) 正 弦 波波 形 數(shù)據(jù) 方 波 波形數(shù)據(jù) 任 意 波形數(shù)據(jù) 數(shù)據(jù)選擇器 波形選擇關(guān) 時鐘 預(yù)置分頻數(shù)（ 0255） 復(fù)位信號 8 位數(shù)據(jù) outf 6 圖 1 原理框圖 在原理框圖中，正（余）弦查找表由 ROM構(gòu)成，內(nèi)部存有一個完整周期正（余）弦波的數(shù)字幅度信息，每個查找表的地址對應(yīng)正（余）弦波幅度信號，同時輸出到數(shù)模轉(zhuǎn)換器（ DAC）輸入端， DAC輸出的模擬信號經(jīng)過低通濾波器（ LPF），可以得到一個頻譜純凈的正（余）弦波。將頻率控制、分頻、三角波、正弦波、方波發(fā)生 鄧 各個模塊分別用 VHDL語言編程為一個子程序 ,并把每一個模塊轉(zhuǎn)換成圖形文件 ,然后在原理圖編輯框調(diào)用這些圖形模塊 ,連接電路如 上 圖 系統(tǒng)頂層框 圖 所示。按下不同的按鍵輸入信號 各個信號發(fā)生器模塊 開始 輸出信號 數(shù)模轉(zhuǎn)換器（ D/A） 四選一數(shù)據(jù)選擇器 復(fù)位 7 輸出不同的波形及頻率。假如分頻系數(shù)為 N，波形存儲模塊存儲一 個周期的波形，實(shí)驗(yàn)里按照一個周期波形采樣 64個點(diǎn)存儲在波形存儲模塊里。 三角波模塊可設(shè)計(jì)一個可逆計(jì)數(shù)器實(shí)現(xiàn)，設(shè)計(jì)時設(shè)置一變量作為工作狀態(tài)標(biāo)志，在此變量為 0時，當(dāng)檢測到時鐘的上升沿進(jìn)行加同一個數(shù)操作；為 1時，進(jìn)行減同一個數(shù)操作。 鋸齒波的存儲數(shù)據(jù)與三角波類似。 正弦波 可以 通過波形變換實(shí)現(xiàn)把 asin 變換成 *)1(cos ?a 的形式進(jìn)行采樣，然后變換成 8位二進(jìn)制碼，存儲在波形存儲器里?？梢杂?3個按鍵來控制波形選擇 8 4 代碼及仿真結(jié)果 的實(shí)現(xiàn) 其 VHDL 代碼如下 ： library ieee。 use 。 clk:in std_logic。 end fenpin。 begin p_reg: process(clk) variable t8:std_logic_vector(3 downto 0)。event and clk=39。 then if t8=1111 then t8:=d_mode。139。 full=39。 end if。 end process p_reg。 begin if full39。139。 if t2=39。 then d_out=39。 。039。 end if。 end behav。其 VHDL代碼如下： library ieee。 entity square is port(clk,clr:in std_logic。 end square。039。 begin if clr=39。 then a=39。 elsif clk39。139。 else t:=0。 end if。 end process。event and clk=39。 then 10 if a=39。 then q=255。 end if。 end process。 其仿真波形如圖 3所示： 圖 3 方波仿真圖 其生成元器件如圖 4所示： 圖 4 方波元器件生成圖 該模塊產(chǎn)生的三角波以 64個時鐘為一個周期，輸出 q每次加減 8。 use 。 entity delta is port(clk,reset:in std_logic。 end delta。 variable a:std_logic。039。 elsif clk39。139。039。 a:=39。 else tmp:=tmp+39。 end if。 a:=39。 else tmp:=tmp39。 end if。 end if。 end process。 其仿
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