多功能信號發(fā)生器的設(shè)計_畢業(yè)設(shè)計-預(yù)覽頁
【正文】 n 語句， if 語句等語句的理解。 3 1 設(shè)計意義 本次課設(shè)要求設(shè)計一個函數(shù)信號發(fā)生器。例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低頻）、視頻信號或脈沖信號運(yùn)載出去，就需要能夠產(chǎn)生高頻的振蕩器。 它 能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波（含方波）、正弦波 等， 在電路實驗和設(shè)備檢測中具有十分廣泛的用途。該信號發(fā)生器可以產(chǎn)生 正弦波、方波、三角波、鋸齒波 等波形。這次設(shè)計主要是練習(xí)了分頻電路的設(shè)計， ROM的設(shè)計，計數(shù)器的設(shè)計、選擇電路的設(shè)計和數(shù)碼顯示的設(shè)計。同時我也增強(qiáng) 了對分模塊設(shè)計電路的應(yīng)用。按信號波形可分為正弦信號、函數(shù)（波形）信號、脈沖信號和隨機(jī)信號發(fā)生器等四大類。 信號發(fā)生器又稱信號源或振蕩器，在生產(chǎn)實踐和科技領(lǐng)域中有著廣泛的應(yīng)用。它能夠產(chǎn)生多種波形，如三角波、矩形波（含方波）、正弦波等，在電路實驗和設(shè)備檢測中具有十分廣泛的用途。該信號發(fā)生器可以產(chǎn)生 正弦波、方波、三角波、鋸齒波 等波形。 3) 通過這一部分的學(xué)習(xí)，對 VHDL語言的設(shè)計方法進(jìn)行進(jìn)一步的學(xué)習(xí)，對其相關(guān)語言設(shè)計規(guī)范進(jìn)行更深層次的掌握，能夠更加熟練的做一些編程設(shè)計。將頻率控制、分頻、三角波、正弦波、方波發(fā)生 鄧 各個模塊分別用 VHDL語言編程為一個子程序 ,并把每一個模塊轉(zhuǎn)換成圖形文件 ,然后在原理圖編輯框調(diào)用這些圖形模塊 ,連接電路如 上 圖 系統(tǒng)頂層框 圖 所示。假如分頻系數(shù)為 N，波形存儲模塊存儲一 個周期的波形，實驗里按照一個周期波形采樣 64個點存儲在波形存儲模塊里。 鋸齒波的存儲數(shù)據(jù)與三角波類似?？梢杂?3個按鍵來控制波形選擇 8 4 代碼及仿真結(jié)果 的實現(xiàn) 其 VHDL 代碼如下 ： library ieee。 clk:in std_logic。 begin p_reg: process(clk) variable t8:std_logic_vector(3 downto 0)。 then if t8=1111 then t8:=d_mode。 full=39。 end process p_reg。139。 then d_out=39。039。 end behav。 entity square is port(clk,clr:in std_logic。039。 then a=39。139。 end if。event and clk=39。 then q=255。 end process。 use 。 end delta。039。139。 a:=39。 end if。 else tmp:=tmp39。 end if。 其仿真波形如圖 5所示： 圖 5 三角波仿真圖 其生成元器件如圖 6所示： 12 圖 6 三角波元器件生成圖 該模塊產(chǎn)生以 64個時鐘為一個周期的正弦波。 entity sin is port(clk,clr:in std_logic。 begin if clr=39。event and clk=39。 end if。 when 03=d=249。 when 07=d=225。 when 11=d=186。 when 15=d=137。 when 19=d=87。 when 23=d=43。 when 27=d=13。 when 31=d=0。 when 35=d=8。 when 39=d=34。 when 43=d=75。 when 47=d=124。 when 51=d=174。 when 55=d=217。 when 59=d=245。 when 63=d=255。 end process。 use 。 end ladder。 then tmp:=00000000。 then if tmp=11111111 then tmp:=00000000。 q=tmp。其 VHDL代碼如下： library ieee。 q:out std_logic_vector(7 downto 0))。 when 10=q=d2。 end one。 entity li is port(d_mode:in std_logic_vector(3 downto 0)。 end li。 end ponent fenpin。 ponent delta is port(clk,reset:in std_logic。 d:out integer range 0 to 255)。 end ponent ladder。 end ponent select4_1。 17 signal ladder :std_logic。 signal d3 :std_logic_vector(7 downto 0)。 wen4: sin port map(clr=resel,clk= sin, q= d2)。 RTL： 新建一工程，加載上述模塊，利用 頂層模塊 法生成整體多波形信號發(fā)生器。 在設(shè)計的過程中，也遇到了很多問題，在同學(xué)和指導(dǎo)老師的幫助下，都一一得到
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